KR20050037094A - 디스플레이 패널의 어드레스 구동방법 및 그 구동회로 - Google Patents

디스플레이 패널의 어드레스 구동방법 및 그 구동회로 Download PDF

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Abstract

본 발명에 의한 패널구동장치는, 입력되는 어드레스 신호에 응답하여, 주사전극과 어드레스 전극이 교차하여 형성되는 표시셀을 선택하는 어드레싱 동작을 수행하기 위하여, 적어도 하나 이상의 주사라인 신호와 주사라인 신호 사이 기간에, 적어도 둘 이상의 패널 캐패시터들의 어드레스 전원을 차단함과 동시에, 어드레스 전원이 차단된 패널 캐패시터들을 공통 연결하여, 어드레스 전원이 차단된 동안 공통 연결된 패널 캐패시터들이 전하를 공유하도록 스위칭 제어하는 어드레스 전원 제어부; 및 제어부에 의해 전원 입력이 제어되고, 입력되는 어드레스 신호에 응답하여 스위칭 동작하여 표시 데이터를 발생하는 어드레스 구동부를 구비한다. 따라서, 이전 어드레스 라인에서 충전되어 있고, 다음 어드레스 라인에서 접지단으로 버려질 전하를 패널 캐패시터간에 공유하게 함으로써, 어드레스 동작 중의 소비전력 저감하여 전력 효율을 개선할 수 있다.

Description

디스플레이 패널의 어드레스 구동방법 및 그 구동회로{Address driving method and address driving circuit of display panel}
본 발명은, 디스플레이 패널의 구동 회로에 관한 것으로서, 특히 어드레스 전력 회수 회로에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 1을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극 라인들(A1, A2, ... , Am), 유전층(102, 110), Y 전극 라인들(Y1, ... , Yn), X 전극 라인들(X 1, ... , Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘(MgO)층(104)이 마련되어 있다.
어드레스 전극 라인들(A1, A2, ... , Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극 라인들(A1, A2, ... , Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극 라인들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.
X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn )은 어드레스 전극 라인들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.
여기서, 상기 단위 서브-필드들이 단위 프레임에 여러개 포함됨으로써, 각 서브-필드의 디스플레이 유지 시간들에 의하여 원하는 계조가 디스플레이될 수 있다.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치를 보여준다.
도 2를 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(200), 제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부(204)를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(202)는 영상 처리부(200)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들(A1, A2, ... , Am)에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, S Y, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 3은 도 2에 도시된 어드레스 구동부(206)의 통상적인 일 예를 보여주는 회로도이다. 도 3을 참조하면, 어드레스 구동부(206)는, 논리 제어부(204)로부터 입력되는 어드레스 신호(SA)를 처리하여 표시 데이터 신호(SA1, SA2, ... , SAm)를 발생시킨다. 어드레스 신호(SA)는, 각 어드레스 전극(Cp1:Cpm)에 연결된 상부 스위치(F1U:FmU)와 하부 스위치(F1L:FmL)를 스위칭하기 위한 제어신호(A1U:AmU, A1U:AmU)를 포함한다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 주기(미도시)와, 어드레스 주기(A1, ..., A8)및, 유지방전 주기(S1, ..., S8)로 분할된다.
각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.
각 유지방전 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A6)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.
따라서, 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지방전 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 이때, 제 n 서브필드(SFn)의 유지방전 주기(Sn)에는 2n에 상응하는 시간이 각각 설정된다. 이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
도 5는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS(Address display separated) 구동방식에서 한 서브필드(SF)내에 어드레스 전극(A), 공통전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 3을 참조하면, 하나의 서브필드(SF)는 리셋기간(PR), 어드레스 기간(PA) 및 유지방전기간(PS)를 구비한다.
리셋기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여 셀의 벽전하 상태를 초기화한다. 어드레스기간(PA)에 들어가기 전에 리셋기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. 리셋기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, 공통전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1~Yn)과 어드레스 전극(A1~Am)을 동시에 턴온시킴으로써, 표시 셀을 선택한다. 어드레스 기간(PA)이 수행된 후에, 공통전극(X)과 주사전극(Y1~Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 유지방전 기간(PS) 중에 어드레스 전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다.
도 4 및 도 5에 도시된 어드레스 동작을 수행함에 있어서, 하이레벨로 어드레스 표시셀에 축적되어 있던 전하들은, 그 다음 신호가 로우레벨인 경우에는 그대로 접지단으로 빠져나가게 된다. 그리고, 이전 주사라인에서 로우레벨이던 표시셀이 하이레벨로 반전하기 위하여는, 영레벨부터 전원단(Va)으로부터 전하를 공급받아 하이레벨로 충전되어야 한다.
다시 말해 표시셀에 기입되는 경우, 영레벨부터 하이레벨로 충전해야 하는데, 종래의 구동방식에 의하면, 이전에 어드레스 전극 패널 캐패시터에 저장된 전하들을 이용하지 못하므로, 그만큼 전력소모가 크다. 특히 도 4 및 도 5에 도시된 바와 같이, 매 서브필드마다 어드레스 동작을 수행해야 하는 경우에, 이러한 전력 소모는 더욱 커지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 어드레스 동작 중의 소비전력 저감하여 전력 효율을 개선할 수 있는 패널구동회로를 제공하는 데 있다.
상기한 기술적 과제를 이루기 위한 본 발명에 의한 패널구동장치는, 입력되는 어드레스 신호에 응답하여, 주사전극과 어드레스 전극이 교차하여 형성되는 표시셀을 선택하는 어드레싱 동작을 수행하기 위하여, 적어도 하나 이상의 주사라인 신호와 주사라인 신호 사이 기간에, 적어도 둘 이상의 패널 캐패시터들의 어드레스 전원을 차단함과 동시에, 상기 어드레스 전원이 차단된 패널 캐패시터들을 공통 연결하여, 어드레스 전원이 차단된 동안 상기 공통 연결된 패널 캐패시터들이 전하를 공유하도록 스위칭 제어하는 어드레스 전원 제어부; 및 상기 제어부에 의해 전원 입력이 제어되고, 상기 입력되는 어드레스 신호에 응답하여 스위칭 동작하여 표시 데이터를 발생하는 어드레스 구동부;를 구비한다.
상기 어드레스 전원제어부는, 상기 어드레스 전원에 일단이 연결되고, 상기 어드레스 구동부의 상위 스위치에 타단이 연결된 전원스위치를 구비하고, 상기 전원 스위치를 턴오프함과 동시에 상기 상위 어드레스 스위치 중에서 적어도 둘 이상을 턴온함으로써, 적어도 둘 이상의 패널 캐패시터들을 공통 연결할 수 있다. 여기서 상기 어드레스 전원 제어부는, 적어도 하나 이상의 주사라인 신호와 주사라인 신호 사이의 소정 기간 동안 상기 전원스위치를 턴오프하는 제어신호를 발생하는 제어신호 발생부; 상기 제어신호를 인버팅하는 인버터; 및 상기 인버터 출력 및 상기 상위 어드레스 신호를 입력으로 하고, 상기 상위 어드레스 스위치에 출력단이 연결된 논리합 게이트부를 구비할 수 있다.
이하, 본 발명의 바람직한 실시예에 의한 패널구동장치의 구성과 동작을 첨부한 도면들을 참조하여 상세히 설명한다.
본 발명은, PDP와 같은 디스플레이 패널의 구동회로에 관한 것으로서, 특히 주사전극과 어드레스 전극이 교차하여 형성되는 표시셀을 선택하는 어드레스 동작을 위한 패널구동장치에 관한 것이다.
도 6은 어드레스 기간에 기입된 셀들의 표시상태를 나타낸 도면으로서, 설명의 편의상 표시되는 셀과 그렇지 않을 셀을 지그재그로 배열한 것이다.
도 6을 참조하면, 각 주사라인(Y1~Y4)의 주사 타이밍에 맞추어 어드레스 전극(CP1:CPm)에 지그재그로 어드레스 신호(SA1:SAm)가 입력된다. 이를 어드레스 전극(CP1~CPm)별로 입력 신호로 분류하면 도 7과 같다.
도 7은, 도 6에서, 제1어드레스 전극(CP1) 및 제m어드레스 전극(CPm)으로 입력되는 어드레스 신호(SA1, SAm)를 예시한 것이다.
도 7을 참조하면, 시간 t=t0 에서, 제1어드레스 신호(SA1)는 하이레벨이고, 제m어드레스 신호(SAm)는 로우레벨이다. 시간 t=t1에서, 제1어드레스 신호(SA1)는 로우레벨이고, 제m어드레스 신호(SAm)는 하이레벨이다. 시간 t=t2 및 t=t3에서는, 제1어드레스 신호(SA1)와 제m어드레스 신호(SAm)의 이전 상태가 반전된다.
그런데, 이와 같이 어드레스 동작을 수행함에 있어서, 하이레벨로 어드레스 표시셀에 축적되어 있던 전하들은, 그 다음 신호가 로우레벨인 경우에는 그대로 접지단으로 빠져나가게 된다. 그리고, 이전 주사라인에서 로우레벨이던 표시셀이 하이레벨로 반전하기 위하여는, 영레벨부터 전원단(Va)으로부터 전하를 공급받아 하이레벨로 충전되어야 한다.
다시 말해 표시셀에 기입되는 경우, 영레벨부터 하이레벨로 충전해야 하므로, 이전에 어드레스 전극 패널 캐패시터에 저장된 전하들을 이용하지 못하므로, 그만큼 전력소모가 크다. 특히 도 4 및 도 5에 도시된 바와 같이, 매 서브필드마다 어드레스 동작을 수행해야 하는 경우에, 이러한 전력 소모는 더욱 커지게 된다.
도 8은 본 발명의 바람직한 일 실시예에 의한 디스플레이 패널의 어드레스 구동 방법을 설명하기 위한 어드레스 구동 신호의 타이밍도이다.
어드레스 전원 스위칭 신호(SVa)가 로우레벨인 기간(Δt)동안은, 적어도 둘 이상의 어드레스 전극이 공통 연결되어, 그 전극 캐패시터에 저장된 전하가 평균화된다.
도 8을 참조하면, 시간 t=t0 에서 제1어드레스 전극(CP1)은 하이레벨이 인가되고, 제m어드레스 전극(CPm)은 로우레벨이 인가된다. 첫번째 공통 연결기간(Δt1)동안, 제1어드레스 전극(CP1)과 제m어드레스 전극(CPm)이 공통 연결되면, 제1어드레스 전극(CP1)으로부터 방전된 전하가 제m어드레스 전극(CPm)으로 충전된다. 결국, 첫번째 공통 연결기간(Δt1)동안, 제1어드레스 신호(SA1)는 V1으로 하강하고, 제m어드레스 신호(SAm)는 V2로 상승한다. 이 때, V1 및 V2는 패널 캐패시터 및 선저항 등의 시정수를 결정하는 요소들에 의해 어드레스 전극마다 달라질 수 있다. 또한 평균화 기간이 길어지면, 평균 전위는 V1=V2=0.5Va 로 수렴한다.
다음으로 시간 t=t1에서 제1어드레스 전극(CP1)에는 로우레벨이 인가되고, 제m어드레스 전극(CPm)에는 하이레벨이 인가된다. 만일 종래의 방법에 의하여 어드레스 동작을 수행한다면, 제m어드레스 전극(CPm)은 영레벨로부터 하이레벨까지 충전되어야 하고, 제1어드레스 전극(CP1)에 충전되었던 전하는 그대로 접지단으로 버려지게 된다.
그러나 본 발명의 어드레스 구동방법에 의하면, 제1어드레스 전극(CP1)은 전압 V1에 해당하는 만큼의 전하만을 버리게 되고, 제m어드레스 전극(CPm)은 전압차 Va-V2 만큼의 전하만을 전원(Va)로부터 공급 받으면 된다. 따라서 도 8의 예에서 시간 t0에서 t1으로 넘어가는 기간에, 산술적으로 전압 V2 에 해당하는 만큼의 전하 절약 효과가 있고, 전원단(Va)의 전력소모가 그만큼 줄어들게 된다.
마찬가지로, 시간 t1에서 t2로 넘어가는 두번째 공통 연결기간(Δt2)동안, 제1어드레스 전극(CP1)과 제m어드레스 전극(CPm)이 공통 연결되면, 이번에는 제1어드레스 전극(CP1)에서 전압 V2 에 해당하는 만큼의 전하 절약 효과가 있다.
도 8에 도시된 어드레스 제어 방법은, 두 개의 어드레스 전극에 대해서만 예시적으로 설명되었으나, 당업자라면 이러한 개념이 모든 어드레스 전극으로 확대될 수 있음을 이해할 것이다.
도 9는 본 발명에 의한 어드레스 구동 장치 및 그 전후에 연결되는 패널 구동요소들을 설명하기 위한 블록도이다.
본 발명은 논리 제어부(202)로부터 입력되는 어드레스 신호(SA)에 응답하여, 주사전극과 어드레스 전극이 교차하여 형성되는 표시패널(1)의 어드레스 구동 장치를 제공한다. 도 9에서 본 발명에 특히 추가되는 요소는 어드레스 전원제어부(900)이다.
적어도 하나 이상의 주사라인 신호와 주사라인 신호 사이 기간에, 적어도 둘 이상의 패널(1) 캐패시터들의 어드레스 전원을 차단함과 동시에, 어드레스 전원(Va)이 차단된 패널 캐패시터들을 공통 연결하여, 어드레스 전원이 차단된 동안 상기 공통 연결된 패널 캐패시터들이 전하를 공유하도록 스위칭 제어한다.
어드레스 구동부(206)는, 어드레스 전원제어부(900)에 의해 전원(Va) 입력이 제어되고, 어드레스 신호(SA)에 응답하여 스위칭 동작하여 표시 데이터(SA1:SAm)를 발생한다.
도 10은 도 9에 도시된 장치의 구체적인 일 실시예를 설명하기 위한 간략화된 회로도이다. 도 10을 참조하면, 어드레스 전원제어부(900)는, 어드레스 전원(Va)에 일단이 연결되고, 어드레스 구동부(206)의 상위 스위치(F1U:FmU)에 타단이 연결된 전원스위치(902)를 구비한다. 그리고, 전원 스위치(902)를 턴오프함과 동시에 상위 어드레스 스위치(F1U:FmU) 중 적어도 둘 이상을 턴온하도록 제어함으로써, 적어도 둘 이상의 패널 캐패시터들을 공통 연결한다. 이를 위하여, 어드레스 전원제어부(900)는 제어신호 발생부(904) 및 인버터(906), 및 논리합 게이트(908)를 구비할 수 있다.
제어신호 발생부(904)는, 주사라인 신호와 주사라인 신호 사이의 소정 기간 동안 전원스위치(902)를 턴오프하는 제어신호(SVa)를 발생한다.
인버터(906)는 제어신호(SVa)를 인버팅한다.
논리합 게이트(908)는, 인버터(706) 출력 및 상위 어드레스 신호(A1U:AmU)를 입력으로 하고, 상위 어드레스 스위치(F1U:FmU)에 출력단이 연결된다.
상위 어드레스 스위치(F1U:FmU)와 하위 어드레스 신호(A1L:AmL)는, 각각 논리합 게이트 출력과 하위 어드레스 신호(A1L:AmL)에 의해 패널 캐패시터(CP1:CPm)를 구동하기 위한 표시 데이터(SA1:SAm)를 출력한다.
본 발명은 패널의 전극을 구동하는 방식에 있어서, 켜고자 하는 셀을 미리 선택하는 어드레스기간 후에 그 선택된 셀을 발광시키는 유지기간을 수행하는 표시장치에는 모두 적용 가능하다. 예를 들어, AC형 PDP 뿐만 아니라 DC형 PDP와 아울러, EL(전광) 표시장치, 또는 액정장치와 같이 공간 전하에 의하여 어드레스기간과 유지기간을 순차적으로 수행하여 화면을 표시하는 장치에도 본 발명의 기술적 사상이 그대로 적용될 수 있음은 당업자에게 자명한 것이다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명의 패널구동장치에 의하면, 이전 어드레스 라인에서 충전되어 있고, 다음 어드레스 라인에서 접지단으로 버려질 전하를 패널 캐패시터간에 공유하게 함으로써, 어드레스 동작 중의 소비전력 저감하여 전력 효율을 개선할 수 있다.
본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 어드레스 구동부의 통상적인 일 예를 보여주는 회로도이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동 방법을 보여준다.
도 5는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.
도 6은 어드레스 기간에 기입된 셀들의 표시상태를 나타낸 도면으로서, 설명의 편의상 표시되는 셀과 그렇지 않을 셀을 지그재그로 배열한 것이다.
도 7은, 도 6에서 제1어드레스 전극(CP1) 및 제m어드레스 전극(CPm)으로 입력되는 어드레스 신호(SA1, SAm)를 예시한 것이다.
도 8은 본 발명의 바람직한 일 실시예에 의한 디스플레이 패널의 어드레스 구동 방법을 설명하기 위한 어드레스 구동 신호의 타이밍도이다.
도 9는 본 발명에 의한 어드레스 구동 장치 및 그 전후에 연결되는 패널 구동요소들을 설명하기 위한 블록도이다.
도 10은 도 9에 도시된 장치의 구체적인 일 실시예를 설명하기 위한 간략화된 회로도이다.

Claims (3)

  1. 입력되는 어드레스 신호에 응답하여, 주사전극과 어드레스 전극이 교차하여 형성되는 표시셀을 선택하는 어드레싱 동작을 수행하기 위하여,
    적어도 하나 이상의 주사라인 신호와 주사라인 신호 사이 기간에, 적어도 둘 이상의 패널 캐패시터들의 어드레스 전원을 차단함과 동시에, 상기 어드레스 전원이 차단된 패널 캐패시터들을 공통 연결하여, 어드레스 전원이 차단된 동안 상기 공통 연결된 패널 캐패시터들이 전하를 공유하도록 스위칭 제어하는 어드레스 전원 제어부; 및
    상기 제어부에 의해 전원 입력이 제어되고, 상기 입력되는 어드레스 신호에 응답하여 스위칭 동작하여 표시 데이터를 발생하는 어드레스 구동부;를 구비하는 것을 특징으로 하는 패널구동장치.
  2. 제1항에 있어서, 상기 어드레스 전원제어부는,
    상기 어드레스 전원에 일단이 연결되고, 상기 어드레스 구동부의 상위 스위치에 타단이 연결된 전원스위치를 구비하고,
    상기 전원 스위치를 턴오프함과 동시에 상기 상위 어드레스 스위치 중에서 적어도 둘 이상을 턴온함으로써, 적어도 둘 이상의 패널 캐패시터들을 공통 연결하는 것을 특징으로 하는 패널구동장치.
  3. 제2항에 있어서, 상기 어드레스 전원 제어부는,
    적어도 하나 이상의 주사라인 신호와 주사라인 신호 사이의 소정 기간 동안 상기 전원스위치를 턴오프하는 제어신호를 발생하는 제어신호 발생부;
    상기 제어신호를 인버팅하는 인버터; 및
    상기 인버터 출력 및 상기 상위 어드레스 신호를 입력으로 하고, 상기 상위 어드레스 스위치에 출력단이 연결된 논리합 게이트부를 구비하는 것을 특징으로 하는 패널구동장치.
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