KR20030026620A - 플라즈마 디스플레이 패널의 어드레스-디스플레이 동시구동 방법에 적합하게 사용되는 리셋팅 방법 - Google Patents

플라즈마 디스플레이 패널의 어드레스-디스플레이 동시구동 방법에 적합하게 사용되는 리셋팅 방법 Download PDF

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Abstract

본 발명에 따른 리셋팅 방법은 라인 방전, 소거 및 반복 단계들을 포함한다. 라인 방전 단계에서는, 제1 XY 전극 라인쌍에 상응하는 제1 서브필드가 종료되고 제2 서브필드가 시작된 후, 모든 X 전극 라인들에 제1 레벨의 부극성 전압이 인가됨과 동시에 모든 Y 전극 라인들에 제1 레벨의 정극성 전압이 인가되는 제1 펄스폭 주기중의 일부 시간에서, 제1 레벨보다 높은 제2 레벨의 부극성 전압이 제1 XY 전극 라인쌍의 X 전극 라인에 인가됨과 동시에, 제1 레벨보다 높은 제3 레벨의 정극성 전압이 제1 XY 전극 라인쌍의 Y 전극 라인에 인가되어, 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에서 방전이 일어난다. 소거 단계에서는, 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에 형성된 벽전하들이 소거된다. 반복 단계에서는, 나머지 XY 전극 라인쌍들 각각에 대하여 상기 라인 방전 및 소거 단계들이 수행된다.

Description

플라즈마 디스플레이 패널의 어드레스-디스플레이 동시 구동 방법에 적합하게 사용되는 리셋팅 방법{Resetting method adequately used for Address-While-Display driving method for driving plasma display panel}
본 발명은, 플라즈마 디스플레이 패널의 리셋팅 방법에 관한 것으로서, 보다 상세하게는, 3-전극 면방전 구조의 플라즈마 디스플레이 패널을 어드레스-디스플레이 동시 구동 방법으로써 구동하는 과정에서, 각각의 XY 전극 라인쌍에 대하여 개별적으로 방전 셀들의 상태를 균일하게 하는 리셋팅 방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스기판들(10, 13) 사이에는, 어드레스 전극 라인들(A1, A2, ..., Am-1, Am), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(A1, A2, ..., Am-1, Am)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(A1, ..., Am)의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(A1, ..., Am)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(A1, ..., Am)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다. 도 3을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 어드레스 주기(A1, ..., A8)와 디스플레이 주기(S1, ..., S8)로 분할된다.
각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 A1, ..., Am)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 디스플레이 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A6)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 디스플레이 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 디스플레이 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브필드(SF1)의 디스플레이 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 디스플레이 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 디스플레이 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 디스플레이 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 디스플레이 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 디스플레이 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브필드(SF7)의 디스플레이 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF8)의 디스플레이 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
위와 같은 어드레스-디스플레이 분리 구동 방법에 의하면, 단위 프레임에서 각 서브필드(SF1, ..., SF8)의 시간 영역이 분리되어 있으므로, 각 서브필드(SF1, ..., SF8)에서 어드레스 주기와 표시 주기의 시간 영역도 서로 분리되어 있다. 따라서, 어드레스 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 결국 각 서브필드에 대하여 어드레스 주기가 차지하는 시간이 길어져 표시 주기가 상대적으로 짧아지므로, 플라즈마 디스플레이 패널로부터 출사되는 빛의 휘도가 상대적으로 낮아지는 문제점이 있다. 이러한 문제점을 개선하기 위하여 알려진 방법이 도 4에 도시된 바와 같은 어드레스-디스플레이 동시(Address-While-Display) 구동 방법이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 동시(Address-While-Display) 구동 방법을 보여준다. 도 4를 참조하면, 단위 프레임은 시분할 계조 표시를 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 구분된다. 여기서, 각 단위 서브-필드는 구동되는 Y 전극 라인들(Y1, ..., Yn)을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레스 단계의 수행을 위하여 각 디스플레이 방전용 펄스 사이에 어드레스용 시간 슬롯이 설정된다.
각 서브-필드에서는 리셋, 어드레스 및 디스플레이 방전 단계들이 수행되고, 각 서브-필드에 할당되는 시간은 계조에 상응하는 디스플레이 방전 시간에 의하여 결정된다. 예를 들어, 8 비트 영상 데이터로써 프레임 단위로 256 계조를 표시하는 경우에 단위 프레임(일반적으로 1/60초)이 256 단위 시간으로 이루어진다면, 최하위 비트(Least Significant Bit)의 영상 데이터에 따라 구동되는 제1 서브-필드(SF1)는 1(20) 단위 시간, 제2 서브-필드(SF2)는 2(21) 단위 시간, 제3 서브-필드(SF3)는 4(22) 단위 시간, 제4 서브-필드(SF4)는 8(23) 단위 시간, 제5 서브-필드(SF5)는 16(24) 단위 시간, 제6 서브-필드(SF6)는 32(25) 단위 시간, 제7 서브-필드(SF7)는 64(26) 단위 시간, 그리고 최상위 비트(Most Significant Bit)의 영상 데이터에 따라 구동되는 제8 서브-필드(SF8)는 128(27) 단위 시간을 각각 가진다. 즉, 각 서브-필드들에 할당된 단위 시간들의 합은 255 단위 시간이므로, 255 계조 표시가 가능하며, 여기에 어느 서브-필드에서도 디스플레이 방전이 되지 않는 계조를 포함하면 256 계조 표시가 가능하다.
도 5는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여준다.
도 5를 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(66), 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
위에서 설명된 바와 같은 플라즈마 디스플레이 패널의 구동에 있어서, 도 4에 도시된 바와 같은 어드레스-디스플레이 동시(Address-While-Display) 구동 방법에 의하면, 플라즈마 디스플레이 패널로부터 출사되는 빛의 휘도를 높일 수 있는 잇점이 있지만, 디스플레이용 펄스들이 주기적으로 인가되는 과정에서 리셋팅을 어렵게 수행해야 하므로 리셋팅의 성능이 떨어지는 단점이 있다.
예를 들어, 종래의 어드레스-디스플레이 동시(Address-While-Display) 구동 방법에서의 리셋팅 방법에 의하면, 이전(以前) 서브필드에서 디스플레이 방전을 수행했던 셀들에 대해서만 벽전하들을 소거하는 단순한 소거 방전이 일어난다. 이에 따라, 이전(以前) 서브필드에서 디스플레이 방전을 수행했던 셀들에서는 공간 전하들이 상대적으로 많아지고, 그렇지 않았던 셀들에서는 공간 전하들이 상대적으로 적어진다. 이와 같은 경우, 이전(以前) 서브필드에서 디스플레이 방전을 수행했던 셀들은 상대적으로 낮은 어드레싱 전압에 의하여 선택될 수 있지만, 그렇지 않았던 셀들에서는 상대적으로 높은 어드레싱 전압에 의하여 선택될 수 있다. 따라서 어드레싱 전압 및 디스플레이 전압이 상대적으로 높아져야 하므로, 플라즈마 디스플레이 장치의 신뢰도 및 수명에 나쁜 영향을 미칠 수 있다. 또한, 이전(以前) 서브필드에서 디스플레이 방전을 수행했던 셀들과 그렇지 않았던 셀들 사이의 디스플레이 휘도가 균일하지 못함으로 인하여 디스플레이 성능이 저하될 수 있다.
본 발명의 목적은, 3-전극 면방전 구조의 플라즈마 디스플레이 패널을 어드레스-디스플레이 동시 구동 방법으로써 구동함에 있어서 높은 성능을 발휘할 수 있는 리셋팅 방법을 제공함으로써, 디스플레이 성능을 높일 뿐만 아니라, 어드레싱 전압 및 디스플레이 전압을 상대적으로 낮추어 플라즈마 디스플레이 장치의 신뢰도 및 수명을 개선하는 데에 있다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여주는 단면도이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여주는 타이밍도이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 동시(Address-While-Display) 구동 방법을 보여주는 타이밍도이다.
도 5는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여주는 블록도이다.
도 6은 본 발명의 제1 실시예에 의하여 어드레스-디스플레이 동시 구동 방법에 사용되는 리셋팅 방법을 보여주는 타이밍도이다.
도 7은 도 6의 리셋팅 방법을 수행할 수 있는 Y 구동부 및 X 구동부를 보여주는 회로도이다.
도 8은 본 발명의 제2 실시예에 의하여 어드레스-디스플레이 동시 구동 방법에 사용되는 리셋팅 방법을 보여주는 타이밍도이다.
도 9는 도 8의 리셋팅 방법을 수행할 수 있는 Y 구동부 및 X 구동부를 보여주는 회로도이다.
도 10은 본 발명의 제3 실시예에 의하여 어드레스-디스플레이 동시 구동 방법에 사용되는 리셋팅 방법을 보여주는 타이밍도이다.
도 11은 도 10의 리셋팅 방법을 수행할 수 있는 Y 구동부 및 X 구동부를 보여주는 회로도이다.
도 12는 본 발명의 제4 실시예에 의하여 어드레스-디스플레이 동시 구동 방법에 사용되는 리셋팅 방법을 보여주는 타이밍도이다.
도 13은 도 12의 리셋팅 방법을 수행할 수 있는 Y 구동부 및 X 구동부를 보여주는 회로도이다.
도 14는 본 발명에 따른 리셋팅 방법이 사용된 경우에 방전 셀에 인가되는 디스플레이 전압과 어드레스 전압 사이의 특성을 보여주는 그래프이다.
도 15는 종래의 단순한 리셋팅 방법이 사용된 경우에 방전 셀에 인가되는 디스플레이 전압과 어드레스 전압 사이의 특성을 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광체, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
A1, ..., Am...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인, SF1, ...SF8...서브-필드,
SY1, ..., SYn...Y 전극 구동 신호, GND...접지 전압,
SX1, ..., SXn...X 전극 구동 신호, FR1...단위 프레임,
SA1..m...디스플레이 데이터 신호.
상기 목적을 이루기 위한 본 발명은, 3-전극 면방전 구조의 플라즈마 디스플레이 패널의 모든 X 및 Y 전극 라인들에 제1 레벨의 정극성 전압과 부극성 전압이 교호하게 인가되는 과정에서 각각의 XY 전극 라인쌍에 대하여 방전 셀들의 상태를 균일하게 하는 리셋팅 방법으로서, 라인 방전, 소거 및 반복 단계들을 포함한다.
상기 라인 방전 단계에서는, 제1 XY 전극 라인쌍에 상응하는 제1 서브필드가 종료되고 제2 서브필드가 시작된 후, 모든 X 전극 라인들에 상기 제1 레벨의 부극성 전압이 인가됨과 동시에 모든 Y 전극 라인들에 상기 제1 레벨의 정극성 전압이 인가되는 제1 펄스폭 주기중의 일부 시간에서, 상기 제1 레벨보다 높은 제2 레벨의 부극성 전압이 상기 제1 XY 전극 라인쌍의 X 전극 라인에 인가됨과 동시에, 상기 제1 레벨보다 높은 제3 레벨의 정극성 전압이 상기 제1 XY 전극 라인쌍의 Y 전극 라인에 인가되어, 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에서 방전이일어난다.
상기 소거 단계에서는, 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에 형성된 벽전하들이 소거된다. 상기 반복 단계에서는, 나머지 XY 전극 라인쌍들 각각에 대하여 상기 라인 방전 및 소거 단계들이 수행된다.
본 발명의 상기 리셋팅 방법에 의하면, 상기 라인 방전 단계에서 상기 제1 레벨보다 높은 제2 레벨의 부극성 전압과 제3 레벨의 정극성 전압의 인가에 의하여 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에서 방전을 일으켜 벽전하들 및 공간 전하들이 충분하게 형성된다. 이에 따라, 상기 소거 단계가 수행되면, 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에 대하여 벽전하들이 균일하게 소거되지만 공간 전하들은 충분하게 남아 있다. 또한, 상기 반복 단계가 수행됨에 의하여, 모든 X 및 Y 전극 라인들에 상기 제1 레벨의 정극성 전압과 부극성 전압이 교호하게 인가되는 과정에서도, 각각의 XY 전극 라인쌍에 대하여 상기 라인 방전 및 소거 단계들이 수행될 수 있다. 이와 같이 어드레스-디스플레이 동시(Address-While-Display) 구동 방법에 적합한 효과적인 리셋팅이 수행됨에 따라, 디스플레이 성능이 높아질 뿐만 아니라, 어드레싱 전압 및 디스플레이 전압이 상대적으로 낮게 설정되어 플라즈마 디스플레이 장치의 신뢰도 및 수명이 개선될 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 6은 본 발명의 제1 실시예에 의하여 어드레스-디스플레이 동시 구동 방법에 사용되는 리셋팅 방법을 보여준다. 도 6에서 참조 부호 SX1은 단위 프레임(FR1)에서 최초로 리셋팅 및 어드레싱을 수행하는 XY 전극 라인쌍의 X 전극 라인에 인가되는 구동 신호를, SY1은 단위 프레임(FR1)에서 최초로 리셋팅 및 어드레싱을 수행하는 XY 전극 라인쌍의 Y 전극 라인에 인가되는 구동 신호를, SX2는 단위 프레임(FR1)에서 두번째로 리셋팅 및 어드레싱을 수행하는 XY 전극 라인쌍의 X 전극 라인에 인가되는 구동 신호를, SY2는 단위 프레임(FR1)에서 두번째로 리셋팅 및 어드레싱을 수행하는 XY 전극 라인쌍의 Y 전극 라인에 인가되는 구동 신호를, SXn은 단위 프레임(FR1)에서 최후로 리셋팅 및 어드레싱을 수행하는 XY 전극 라인쌍의 X 전극 라인에 인가되는 구동 신호를, SYn은 단위 프레임(FR1)에서 최후로 리셋팅 및 어드레싱을 수행하는 XY 전극 라인쌍의 Y 전극 라인에 인가되는 구동 신호를, 그리고 SA1...m은 어드레스 구동부(도 5의 63)로부터 모든 어드레스 전극 라인들에 인가되는 디스플레이 데이터 신호들을 가리킨다.
도 7은 도 6의 리셋팅 방법을 수행할 수 있는 Y 구동부 및 X 구동부를 보여준다. 도 7에서, 플라즈마 디스플레이 패널(1)을 중심으로 왼쪽 회로는 Y 구동부(도 5의 65)를, 그리고 오른쪽 회로는 X 구동부(도 5의 64)를 가리킨다.
도 7을 참조하면, Y 구동부(도 5의 65)는 상부 트랜지스터들(YU1, ..., YUn), 하부 트랜지스터들(YL1, ..., YLn), Y 에너지 재생 회로(ERY), Y 디스플레이 방전용 회로(SPY), 및 Y 리셋팅/어드레싱 회로(RA)를 포함한다. 상부 트랜지스터들(YU1, ..., YUn) 및 하부 트랜지스터들(YL1, ..., YLn)은 플라즈마 디스플레이 패널(1)의 각 Y 전극 라인(Y1, ..., Yn)에 연결된다. Y 에너지 재생 회로(ERY)는, Y 디스플레이 방전용 회로(SPY)에 의하여 모든 Y 전극 라인들(Y1, ..., Yn)에 동시에 인가되는 디스플레이 방전용 펄스들의 하강 시간에서 Y 전극 라인들(Y1, ..., Yn) 주위의 전하들을 회수하여, 회수된 전하들을 디스플레이 방전용 펄스들의 상승 시간에서 Y 전극 라인들(Y1, ..., Yn)에 인가한다. Y 디스플레이 방전용 회로(SPY)는 Y 전극 라인들(Y1, ..., Yn)에 제1 레벨의 정극성 전압(Vpb)과 부극성 전압(Vsl)을 교호하게 인가한다. Y 에너지 재생 회로(ERY)와 Y 디스플레이 방전용 회로(SPY)는 상부 트랜지스터들(YU1, ..., YUn)을 통하여 모든 Y 전극 라인들(Y1, ..., Yn)에 공통적으로 적용된다. 한편, Y 리셋팅/어드레싱 회로(RA)는 각각의 Y 전극 라인에 대한 리셋팅 및 어드레싱 시간에서 본 발명에 따른 리셋팅을 위한 전압들(Vre, Vel) 및 어드레싱을 위한 전압(Vsc)을 출력한다. 따라서, 이 Y 리셋팅/어드레싱 회로(RA)는 각각의 하부 트랜지스터(YL1, ..., YLn)를 통하여 각각의 Y 전극 라인에 대하여 개별적으로 적용된다.
위와 유사하게, X 구동부(도 5의 64)는 상부 트랜지스터들(XU1, ..., XUn), 하부 트랜지스터들(XL1, ..., XLn), X 에너지 재생 회로(ERX), X 디스플레이 방전용 회로(SPX), 및 X 리셋팅 회로(RA)를 포함한다. 상부 트랜지스터들(XU1, ..., XUn)및 하부 트랜지스터들(XL1, ..., XLn)은 플라즈마 디스플레이 패널(1)의 각 X 전극 라인(X1, ..., Xn)에 연결된다. X 에너지 재생 회로(ERX)는, X 디스플레이 방전용 회로(SPX)에 의하여 모든 X 전극 라인들(X1, ..., Xn)에 동시에 인가되는 디스플레이 방전용 펄스들의 하강 시간에서 X 전극 라인들(X1, ..., Xn) 주위의 전하들을 회수하여, 회수된 전하들을 디스플레이 방전용 펄스들의 상승 시간에서 X 전극 라인들(X1, ..., Xn)에 인가한다. X 디스플레이 방전용 회로(SPX)는 X 전극 라인들(X1, ..., Xn)에 제1 레벨의 정극성 전압(Vpb)과 부극성 전압(Vsl)을 교호하게 인가한다. X 에너지 재생 회로(ERX)와 X 디스플레이 방전용 회로(SPX)는 상부 트랜지스터들(XU1, ..., XUn)을 통하여 모든 X 전극 라인들(Y1, ..., Yn)에 공통적으로 적용된다. 한편, X 리셋팅 회로(RE)는 각각의 X 전극 라인에 대한 리셋팅 시간에서 본 발명에 따른 리셋팅을 위한 전압들(Veh, Vsc)을 출력한다. 따라서, 이 X 리셋팅 회로(RE)는 각각의 하부 트랜지스터(XL1, ..., XLn)를 통하여 각각의 X 전극 라인에 대하여 개별적으로 적용된다.
도 6 및 7을 참조하여, 본 발명에 따른 어드레스-디스플레이 동시(Address-While-Display) 구동 방법에서의 리셋팅 방법을 보다 상세히 설명하면 다음과 같다.
도 6에 도시된 바와 같이, 플라즈마 디스플레이 패널의 어드레스-디스플레이동시(Address-While-Display) 구동 방법에서는, 모든 X 및 Y 전극 라인들(X1, ..., Xn, Y1, ..., Yn)에 제1 레벨의 정극성 전압(Vpb)과 부극성 전압(Vsl)이 교호하게 인가되는 과정에서 각각의 XY 전극 라인쌍(X1Y1, X2Y2, ..., XnYn)에 대하여 리셋팅 및 어드레싱이 수행된다.
여기서, 본 발명에 따른 리셋팅 방법은 라인 방전(ta ~ t1), 소거(tb ~ tc) 및 반복 단계들을 포함한다. 라인 방전 단계(ta ~ t1)에서는, 단위 프레임(FR1)에서 최초로 리셋팅 및 어드레싱을 수행하는 제1 XY 전극 라인쌍에 상응하는 제1 서브필드가 종료되고 제2 서브필드가 시작된 후, 모든 X 전극 라인들(X1, ..., Xn)에 제1 레벨의 부극성 전압(Vsl)이 인가됨과 동시에 모든 Y 전극 라인들(Y1, ..., Yn)에 제1 레벨의 정극성 전압(Vpb)이 인가되는 제1 펄스폭 주기(t0 ~ t1)중의 일부 시간(ta ~ t1)에서, 제1 XY 전극 라인쌍(예를 들어, X1Y1)의 상부 트랜지스터들(예를 들어, XU1, YU1)이 턴오프(turn off)되고, 하부 트랜지스터들(예를 들어, XL1, YL1)이 턴온(turn on)되며, X 리셋팅 회로(RA)의 트랜지스터 ST13이 턴온되고, Y 리셋팅/어드레싱 회로(RA)의 트랜지스터 ST5가 턴온된다. 이에 따라, 제1 레벨보다 높은 제2 레벨의 부극성 전압(Vsc)이 제1 XY 전극 라인쌍(예를 들어, X1Y1)의 X 전극 라인(X1)에 인가됨과 동시에, 제1 레벨보다 높은 제3 레벨의 정극성 전압(Vre)이 제1 XY 전극 라인쌍(X1Y1)의 Y 전극 라인(Y1)에 인가된다. 이에 따라, 제1 XY 전극라인쌍(X1Y1)에 상응하는 모든 방전 셀들에서 방전을 일으켜 벽전하들이 균일하게 형성되고 공간 전하들이 충분하게 형성된다.
라인 방전 단계(ta ~ t1)가 수행되는 제1 펄스폭 주기(t0 ~ t1) 직후의 제2 펄스폭 주기(t1 ~ t2)에는, 제1 XY 전극 라인쌍(예를 들어, X1Y1)의 상부 트랜지스터들(예를 들어, XU1, YU1)이 턴온되고, 하부 트랜지스터들(예를 들어, XL1, YL1)이 턴오프되며, X 디스플레이 방전용 회로(SPX)의 트랜지스터 ST10이 턴온되고, Y 디스플레이 방전용 회로(SPY)의 트랜지스터 ST4가 턴온된다. 이에 따라, 모든 X 전극 라인들(X1, ..., Xn)에 제1 레벨의 정극성 전압(Vpb)이 인가됨과 동시에 모든 Y 전극 라인들(Y1, ..., Yn)에 제1 레벨의 부극성 전압(Vsl)이 인가되므로, 제1 XY 전극 라인쌍(X1Y1)에 상응하는 모든 방전 셀들에서의 벽전하들이 보다 균일하게 형성되고 공간 전하들이 보다 충분하게 형성된다.
제2 펄스폭 주기(t1 ~ t2) 직후의 제3 펄스폭 주기(t2 ~ t3)의 일부 시간(tb ~ tc)에 수행되는 소거 단계에서는, 제1 XY 전극 라인쌍(예를 들어, X1Y1)의 상부 트랜지스터들(예를 들어, XU1, YU1)이 턴오프되고, 하부 트랜지스터들(예를 들어, XL1, YL1)이 턴온되며, X 리셋팅 회로(RA)의 트랜지스터 ST12가 턴온되고, Y 리셋팅/어드레싱 회로(RA)의 트랜지스터 ST7가 턴온된다. 이에 따라, 제1 레벨보다 낮은 제4 레벨의 정극성 전압(Veh)이 제1 XY 전극 라인쌍(X1Y1)의 X 전극 라인(X1)에 인가됨과 동시에, 제1 레벨보다 낮은 제5 레벨의 부극성 전압(Vel)이 제1 XY 전극라인쌍(X1Y1)의 Y 전극 라인(Y1)에 인가됨으로써, 제1 XY 전극 라인쌍(X1Y1)에 상응하는 모든 방전 셀들에 형성되었던 벽전하들이 소거된다. 하지만, 제1 XY 전극 라인쌍(X1Y1)에 상응하는 모든 방전 셀들에 형성되었던 공간 전하들은 충분히 남아 있다.
상기와 같은 형성 및 소거 단계들은 나머지 XY 전극 라인쌍들 각각에 대하여 순서대로 수행된다(도 6의 구동 신호들 SX2, SY2참조).
도 6 및 7을 참조하여 설명된 바와 같은 본 발명에 따른 리셋팅 방법에 의하면, 라인 방전 단계(ta ~ t1)에서 제1 XY 전극 라인쌍(예를 들어, X1Y1)에 상응하는 모든 방전 셀들에서 방전을 일으켜 벽전하들이 균일하게 형성되고 공간 전하들이 충분히 형성된다. 또한, 제2 펄스폭 주기(t1 ~ t2) 직후의 제3 펄스폭 주기(t2 ~ t3)가 존재함에 따라, 제2 펄스폭 주기(t1 ~ t2)에서 제1 XY 전극 라인쌍(예를 들어, X1Y1)에 상응하는 모든 방전 셀들에서 2차 방전을 일으켜 벽전하들이 보다 균일하게 형성되고 공간 전하들이 보다 충분히 형성될 수 있다. 다음에, 상기 소거 단계가 수행되면, 제1 XY 전극 라인쌍(X1Y1)에 상응하는 모든 방전 셀들에 대하여 벽전하들이 균일하게 소거되지만, 공간 전하들은 충분히 남아 있다. 또한, 반복 단계가 수행됨에 의하여, 모든 X 및 Y 전극 라인들(X1, ..., Xn, Y1, ..., Yn)에 제1 레벨의 정극성 전압(Vpb)과 부극성 전압(Vsl)이 교호하게 인가되는 과정에서도, 각각의 XY 전극 라인쌍에 대하여 상기 라인 방전 및 소거 단계가 수행될 수 있다. 이와같이 어드레스-디스플레이 동시(Address-While-Display) 구동 방법에 적합한 효과적인 리셋팅이 수행됨에 따라, 디스플레이 성능이 높아질 뿐만 아니라, 어드레싱 전압 및 디스플레이 전압이 상대적으로 낮게 설정되어 플라즈마 디스플레이 장치의 신뢰도 및 수명이 개선될 수 있다.
도 6에서 td ~ te, th ~ ti 및 ty ~ tz 시간들은 본 발명에 따른 리셋팅이 수행됨에 이어서 선택된 방전 셀들에 벽전하들을 형성하는 어드레싱 시간들이다.
도 8은 본 발명의 제2 실시예에 의하여 어드레스-디스플레이 동시 구동 방법에 사용되는 리셋팅 방법을 보여준다. 도 9는 도 8의 리셋팅 방법을 수행할 수 있는 Y 구동부(도 5의 65) 및 X 구동부(도 5의 64)를 보여준다. 도 8 및 9에서 도 6 및 7과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 또한, 도 8 및 9의 제2 실시예는 도 6 및 7의 제1 실시예에 비하여 소거 단계에서의 차이점만을 가진다. 따라서 소거 단계에서의 차이점을 중심으로 도 8 및 9의 제2 실시예를 설명하면 다음과 같다.
소거 시간(tb ~ tc)의 전반부(tb ~ tbc)에서, 제1 XY 전극 라인쌍(예를 들어, X1Y1)의 상부 트랜지스터들(예를 들어, XU1, YU1)이 턴오프되고, 하부 트랜지스터들(예를 들어, XL1, YL1)이 턴온되며, X 리셋팅 회로(RA)의 트랜지스터 ST14가 턴온되고, Y 리셋팅/어드레싱 회로(RA)의 트랜지스터 ST7가 턴온되며, 제1 레벨보다 낮은 제6 레벨의 정극성 전압(Va)이 모든 어드레스 전극 라인들(도 1의 A1, ..., Am)에 인가된다. 즉, 소거 시간(tb ~ tc)의 전반부(tb ~ tbc)에서, 제1 레벨보다 낮은 제5 레벨의 부극성 전압(Vel)이 제1 XY 전극 라인쌍(예를 들어, X1Y1)의 Y 전극 라인(Y1)에 인가됨과 동시에, 제1 레벨보다 낮은 제6 레벨의 정극성 전압(Va)이 모든 어드레스 전극 라인들(A1, ..., Am)에 인가된다. 이에 따라, 제1 XY 전극 라인쌍(X1Y1)의 Y 전극 라인(Y1)과 모든 어드레스 전극 라인들(A1, ..., Am) 사이에서 대향 방전이 일어나므로, 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에 형성되었던 벽전하들이 소거된다. 이와 같은 소거 동작은 다음 소거 시간들(예를 들어, tf ~ tg)에서도 동일하게 일어난다.
도 10은 본 발명의 제3 실시예에 의하여 어드레스-디스플레이 동시 구동 방법에 사용되는 리셋팅 방법을 보여준다. 도 11은 도 10의 리셋팅 방법을 수행할 수 있는 Y 구동부(도 5의 65) 및 X 구동부(도 5의 64)를 보여준다. 도 10 및 11에서 도 6 및 7과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 또한, 도 10 및 11의 제3 실시예는 도 6 및 7의 제1 실시예에 비하여 소거 단계에서의 차이점만을 가진다. 따라서 소거 단계에서의 차이점을 중심으로 도 10 및 11의 제3 실시예를 설명하면 다음과 같다.
본 실시예에서의 소거 시간(t2 ~ t3)은 단위 펄스폭 주기(t2 ~ t3)의 모든 시간에서 수행된다. 이 시간에서는, 제1 XY 전극 라인쌍(예를 들어, X1Y1)의 Y 전극 라인(Y1)의 상부 트랜지스터(YU1)가 턴오프되고, 하부 트랜지스터(YL1)가 턴온되며, Y 리셋팅/어드레싱 회로(RA)의 트랜지스터 ST15가 턴온된다. 이에 따라, 트랜지스터 ST15의 소오스와 연결된 저항소자(R)의 저항값에 따라, 제1 XY 전극 라인쌍(X1Y1)의 Y 전극 라인(Y1)에 인가되는 전압이 제1 레벨의 부극성 전압(Vsl) 또는 접지 전압(GND)로부터 제1 레벨의 정극성 전압(Vpb)까지 점진적으로 상승함에 의하여, 제1 XY 전극 라인쌍(X1Y1)에 상응하는 모든 방전 셀들에 형성되었던 벽전하들이 소거된다. 여기서, Y 리셋팅/어드레싱 회로(RA)의 트랜지스터 ST15의 드레인에 제1 레벨보다 높은 제3 레벨의 정극성 전압(Vre)을 인가한 경우, 트랜지스터 ST15의 소오스와 연결된 저항소자(R)의 저항값에 따라, 제1 XY 전극 라인쌍(X1Y1)의 Y 전극 라인(Y1)에 인가되는 전압이 제1 레벨의 부극성 전압(Vsl) 또는 접지 전압(GND)로부터 제3 레벨의 정극성 전압(Vre)까지 점진적으로 상승함에 의하여, 제1 XY 전극 라인쌍(X1Y1)에 상응하는 모든 방전 셀들에 형성되었던 벽전하들이 소거된다.
도 12는 본 발명의 제4 실시예에 의하여 어드레스-디스플레이 동시 구동 방법에 사용되는 리셋팅 방법을 보여준다. 도 13은 도 12의 리셋팅 방법을 수행할 수 있는 Y 구동부(도 5의 65) 및 X 구동부(도 5의 64)를 보여준다. 도 12 및 13에서 도 6 및 7과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 또한, 도 12 및 13의 제4 실시예는 도 6 및 7의 제1 실시예에 비하여 소거 단계에서의 차이점만을 가진다. 따라서 소거 단계에서의 차이점을 중심으로 도 12 및 13의 제4 실시예를 설명하면 다음과 같다.
본 실시예에서의 소거 시간(t2 ~ t3)은 단위 펄스폭 주기(t2 ~ t3)의 모든시간에서 수행된다. 이 시간에서는, 제1 XY 전극 라인쌍(예를 들어, X1Y1)의 X 전극 라인(X1)의 상부 트랜지스터(XU1)가 턴오프되고, 하부 트랜지스터(XL1)가 턴온되며, X 리셋팅 회로(RE)의 트랜지스터 ST16이 턴온된다. 이에 따라, 트랜지스터 ST16의 소오스와 연결된 저항소자(R)의 저항값에 따라, 제1 XY 전극 라인쌍(X1Y1)의 X 전극 라인(X1)에 인가되는 전압이 제1 레벨의 정극성 전압(Vpb) 또는 접지 전압(GND)로부터 제1 레벨의 부극성 전압(Vsl)까지 점진적으로 하강함에 의하여, 제1 XY 전극 라인쌍(X1Y1)에 상응하는 모든 방전 셀들에 형성되었던 벽전하들이 소거된다. 여기서, X 리셋팅 회로(RE)의 트랜지스터 ST15의 드레인에 제1 레벨보다 높은 제2 레벨의 부극성 전압(Vsc)을 인가한 경우, 트랜지스터 ST16의 소오스와 연결된 저항소자(R)의 저항값에 따라, 제1 XY 전극 라인쌍(X1Y1)의 X 전극 라인(X1)에 인가되는 전압이 제1 레벨의 정극성 전압(Vpb) 또는 접지 전압(GND)로부터 제2 레벨의 부극성 전압(Vsc)까지 점진적으로 하강함에 의하여, 제1 XY 전극 라인쌍(X1Y1)에 상응하는 모든 방전 셀들에 형성되었던 벽전하들이 소거된다.
도 14는 본 발명에 따른 리셋팅 방법이 사용된 경우에 방전 셀에 인가되는 디스플레이 전압과 어드레스 전압 사이의 특성을 보여준다. 도 15는 종래의 단순한 리셋팅 방법이 사용된 경우에 방전 셀에 인가되는 디스플레이 전압과 어드레스 전압 사이의 특성을 보여준다. 도 14 및 15에서, 참조 부호 Va는 어느 한 방전 셀의 어드레스 전극과 Y 전극 사이에 인가되는 어드레스 전압, 또는 어느 한 방전 셀의어드레스 전극과 X 전극 사이에 인가되는 어드레스 전압을 가리킨다. Vs는 상기 방전 셀의 X 및 Y 전극 사이에 인가되는 디스플레이 전압을 가리킨다. Vaymax는 각 디스플레이 전압(Vs)에 대하여 Y 전극이 주사 전극으로 사용되는 경우의 상한 어드레스 전압을, Vaxmax는 각 디스플레이 전압(Vs)에 대하여 X 전극이 주사 전극으로 사용되는 경우의 상한 어드레스 전압을, Vaymin은 각 디스플레이 전압(Vs)에 대하여 Y 전극이 주사 전극으로 사용되는 경우의 하한 어드레스 전압을, 그리고 Vaxmin은 각 디스플레이 전압(Vs)에 대하여 X 전극이 주사 전극으로 사용되는 경우의 하한 어드레스 전압을 가리킨다. 한편, 참조 부호 Cpx는 본 발명에 의한 상한 어드레스 전압들(Vaymax, Vaxmax)의 중첩된 특성 그래프를, Cpn은 본 발명에 의한 하한 어드레스 전압들(Vaymin, Vaxmin)의 중첩된 특성 그래프를, Cox는 종래의 기술에 의한 상한 어드레스 전압들(Vaymax, Vaxmax)의 중첩된 특성 그래프를, Cony는 Y 전극이 주사 전극으로 사용되는 경우에 종래의 기술에 의한 하한 어드레스 전압(Vaymin)의 특성 그래프를, 그리고 Conx는 X 전극이 주사 전극으로 사용되는 경우에 종래의 기술에 의한 하한 어드레스 전압(Vaxmin)의 특성 그래프를 가리킨다. 따라서, 도 8 및 9를 참조하면, 본 발명에 따른 리셋팅 방법에 의하여 하한 어드레스 전압들(Vaymin, Vaxmin)이 보다 낮아짐으로써 어드레스 전압(Va)의 여유도(margin)가 높아짐을 알 수 있다. 특히, 디스플레이 전압(Vs)이 낮아지더라도 하한 어드레스 전압들(Vaymin, Vaxmin)이 높아지지 않음을 알 수 있다. 여기서, 어드레스 전압(Va)의 여유도(margin)는 상한 어드레스 전압과 하한 어드레스 전압의 차이를 의미한다.
이상 설명된 바와 같이, 본 발명에 따른 리셋팅 방법에 의하면, 라인 방전 단계에서 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에서 방전을 일으켜 벽전하들 및 공간 전하들이 충분하게 형성된다. 이에 따라, 소거 단계가 수행되면, 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에 대하여 벽전하들이 균일하게 소거되지만 공간 전하들은 충분하게 남아 있다. 또한, 반복 단계가 수행됨에 의하여, 모든 X 및 Y 전극 라인들에 정극성 전압과 부극성 전압이 교호하게 인가되는 과정에서도, 각각의 XY 전극 라인쌍에 대하여 라인 방전 및 소거 단계들이 수행될 수 있다. 이와 같이 어드레스-디스플레이 동시(Address-While-Display) 구동 방법에 적합한 효과적인 리셋팅이 수행됨에 따라, 디스플레이 성능이 높아질 뿐만 아니라, 어드레싱 전압 및 디스플레이 전압이 상대적으로 낮게 설정되어 플라즈마 디스플레이 장치의 신뢰도 및 수명이 개선될 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (8)

  1. 3-전극 면방전 구조의 플라즈마 디스플레이 패널의 모든 X 및 Y 전극 라인들에 제1 레벨의 정극성 전압과 부극성 전압이 교호하게 인가되는 과정에서 각각의 XY 전극 라인쌍에 대하여 방전 셀들의 상태를 균일하게 하는 리셋팅 방법에 있어서,
    제1 XY 전극 라인쌍에 상응하는 제1 서브필드가 종료되고 제2 서브필드가 시작된 후, 모든 X 전극 라인들에 상기 제1 레벨의 부극성 전압이 인가됨과 동시에 모든 Y 전극 라인들에 상기 제1 레벨의 정극성 전압이 인가되는 제1 펄스폭 주기중의 일부 시간에서, 상기 제1 레벨보다 높은 제2 레벨의 부극성 전압을 상기 제1 XY 전극 라인쌍의 X 전극 라인에 인가함과 동시에, 상기 제1 레벨보다 높은 제3 레벨의 정극성 전압을 상기 제1 XY 전극 라인쌍의 Y 전극 라인에 인가하여, 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에서 방전을 일으키는 라인 방전 단계;
    상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에 형성된 벽전하들을 소거하는 소거 단계; 및
    나머지 XY 전극 라인쌍들 각각에 대하여 상기 라인 방전 및 소거 단계들을 수행하는 반복 단계를 포함한 리셋팅 방법.
  2. 제1항에 있어서,
    상기 라인 방전 단계가 수행되는 상기 제1 펄스폭 주기 직후에, 모든 X 전극 라인들에 상기 제1 레벨의 정극성 전압이 인가됨과 동시에 모든 Y 전극 라인들에 상기 제1 레벨의 부극성 전압이 인가되는 제2 펄스폭 주기가 존재하고,
    상기 제2 펄스폭 주기 직후에, 모든 X 전극 라인들에 상기 제1 레벨의 부극성 전압이 인가됨과 동시에 모든 Y 전극 라인들에 상기 제1 레벨의 정극성 전압이 인가되는 제3 펄스폭 주기가 존재하며,
    상기 소거 단계가 상기 제3 펄스폭 주기에서 수행됨에 따라, 상기 제2 펄스폭 주기에서도 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에서 2차 방전이 일어나는 리셋팅 방법.
  3. 제2항에 있어서,
    상기 소거 단계가 상기 제3 펄스폭 주기의 일부 시간에만 수행되는 리셋팅 방법.
  4. 제3항에 있어서, 상기 소거 단계에서,
    상기 제1 레벨보다 낮은 제4 레벨의 정극성 전압이 상기 제1 XY 전극 라인쌍의 X 전극 라인에 인가됨과 동시에, 상기 제1 레벨보다 낮은 제5 레벨의 부극성 전압이 상기 제1 XY 전극 라인쌍의 Y 전극 라인에 인가됨으로써, 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에 형성되었던 벽전하들이 소거되는 리셋팅 방법.
  5. 제3항에 있어서, 상기 소거 단계에서,
    상기 제1 레벨보다 낮은 제5 레벨의 부극성 전압이 상기 제1 XY 전극 라인쌍의 Y 전극 라인에 인가됨과 동시에, 상기 제1 레벨보다 낮은 제6 레벨의 정극성 전압이 모든 어드레스 전극 라인들에 인가됨으로써, 상기 제1 XY 전극 라인쌍에 상응하는 모든 방전 셀들에 형성되었던 벽전하들이 소거되는 리셋팅 방법.
  6. 제2항에 있어서,
    상기 소거 단계가 상기 제3 펄스폭 주기의 모든 시간에서 수행되는 리셋팅 방법.
  7. 제6항에 있어서, 상기 소거 단계에서,
    상기 제1 XY 전극 라인쌍의 Y 전극 라인에 인가되는 전압이 상기 제1 레벨의 부극성 전압 및 접지 전압중의 어느 한 전압으로부터 상기 제1 레벨의 정극성 전압 및 상기 제3 레벨의 정극성 전압중의 어느 한 전압까지 점진적으로 상승하는 리셋팅 방법.
  8. 제6항에 있어서, 상기 소거 단계에서,
    상기 제1 XY 전극 라인쌍의 X 전극 라인에 인가되는 전압이 상기 제1 레벨의 정극성 전압 및 접지 전압중의 어느 한 전압으로부터 상기 제1 레벨의 부극성 전압 및 상기 제2 레벨의 부극성 전압중의 어느 한 전압까지 점진적으로 하강하는 리셋팅 방법.
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