KR100603394B1 - 플라즈마 디스플레이 패널의 계조 확장 방법 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널의 계조 확장 방법에 관한 것이다. 본원 발명의 플라즈마 디스플레이 패널은 서로 대향 이격된 전면 기판과 후면 기판, 상기 기판들 사이에 서로 평행하게 형성된 X 및 Y 전극라인들, 및 상기 X 및 Y 전극라인들과 교차되도록 형성된 어드레스 전극라인들을 구비한다. 상기 X 및 Y 전극라인들과 어드레스 전극라인들에 단위 프레임이 인가되며, 상기 단위 프레임은 시분할 계조 표현을 위한 복수의 서브필드들로 구분되고, 상기 서브필드들은 각각 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계를 수행한다. 소숫점의 계조를 표현할 때는 상기 리셋 단계의 소정 시간 동안 상기 Y 전극라인들에 플러스 전압을 인가하고 상기 X 전극라인들은 플로팅시키며, 정수의 계조를 표현할 때는 상기 리셋 단계의 소정 시간 동안 상기 X 전극라인들에 접지 전압을 인가한다. 따라서, 플라즈마 디스플레이 패널의 계조 범위가 확장된다.

Description

플라즈마 디스플레이 패널의 계조 확장 방법{Method for expanding gray level of plasma display panel}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 종래의 플라즈마 디스플레이 패널에 인가되는 단위 프레임의 구조를 보여준다.
도 1b는 도 1a에 도시된 단위 프레임을 이용하여 15번째 계조를 표현할 때 서브필드들의 동작 상태를 보여준다.
도 1c는 도 1b에 도시된 서브 필드들의 동작에 따른 디스플레이 셀의 계조 상태를 보여준다.
도 2는 본 발명을 적용하기 위한 3전극 면방전 방식의 플라즈마 디스플레이 패널의 내부 사시도이다.
도 3은 도 2에 도시된 플라즈마 디스플레이 패널에 구비된 다수개의 디스플레이 셀들 중 하나를 보여주는 단면도이다.
도 4는 도 2에 도시된 플라즈마 디스플레이 패널 및 이를 구동하는 구동 장치의 블록도이다.
도 5는 본 발명의 실시예로서, 저 계조 일 때 플라즈마 디스플레이 패널에 인가되는 신호들의 파형도이다.
도 6a는 본 발명에 따라 저 계조를 표현할 때 단위 프레임을 구성하는 서브필드들의 동작 상태의 일 예를 보여준다.
도 6b는 도 6a에 도시된 서브필드들의 동작에 따른 디스플레이 셀의 계조 상태를 보여준다.
도 7은 고 계조 일 때 플라즈마 디스플레이 패널에 인가되는 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
201; 플라즈마 디스플레이 패널, 210; 앞쪽 글라스 기판
211/215; 유전체층, 212; 보호층
213; 뒤쪽 글라스 기판, 214; 방전 공간
216; 형광층, 217; 격벽
X1∼Xn; X 전극라인들, Y1∼Yn; Y 전극라인들
AR1∼ARm; 어드레스 전극 라인들, Xna/Yna; 투명 전극 라인들
Xnb/Ynb; 금속 전극 라인들, 411; 어드레스 구동부
421; X 구동부, 431; Y 구동부
441; 논리 제어부, 451; 영상 처리부
SF1∼SF8; 서브필드들, Sy1∼Syn; Y전극 구동신호들
Sa1∼Sam; 어드레스전극 구동신호들, Sx1∼Sxn; X전극 구동신호들
본 발명은 플라즈마 디스플레 패널에 관한 것으로서, 보다 상세하게는 플라즈마 디스플레 패널의 화상 계조를 표현하는 범위를 확장하는 플라즈마 디스플레이 패널의 계조 확장 방법에 관한 것이다.
플라즈마 디스플레이 패널은 다수개의 디스플레이 셀들을 구비하며, 하나의 디스플레이 셀은 세 개(적색, 녹색, 청색)의 방전 셀들로 구성되며, 상기 방전 셀들의 방전 상태를 조절함에 따라 화상의 계조를 표현한다.
도 1a는 종래의 3전극 면방전 플라즈마 디스플레이 패널에 인가되는 단위 프레임의 구조를 보여준다. 도 1a에 도시된 바와 같이, 플라즈마 디스플레이 패널의 계조를 표현하기 위하여 플라즈마 디스플레이 패널에 인가되는 하나의 프레임을 발광 횟수가 다른 8개의 서브필드들(SF1∼SF8)로 구성하여 256 계조를 표현할 수가 있다. 즉, 256 계조로 화상을 표시하고자하는 경우에 1/60초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1∼SF8)로 나누어진다.
서브필드들(SF1∼SF8)은 각각 방전을 균일하게 일으키기 위한 리셋(reset) 단계, 디스플레이 셀을 선택하기 위한 어드레싱(addressing) 단계, 및 방전 횟수에 따라 계조를 표현하는 디스플레이-유지(display-sustain) 단계로 구분된다. 리셋 단계와 어드레싱 단계를 합친 기간의 길이는 서브필드들(SF1∼SF8)에서 모두 동일하며, 디스플레이-유지 단계는 서브필드들(SF1∼SF8)마다 기간의 길이가 다르다. 서브필드들(SF1∼SF8)의 디스플레이-유지 단계에서 발생하는 방전 펄스 수는 1,2,4,8,16,32,128개의 순으로 증가한다. 상기 방전 펄스들의 수에 따라 디스플레이 셀들의 방전 횟수가 결정된다. 이와 같이, 서브필드들(SF1∼SF8)에서 디스플레이-유지 단계의 방전 횟수를 조절함으로써 256 단계의 계조를 표현할 수가 있게 된다.
도 1b는 도 1a에 도시된 단위 프레임을 이용하여 15번째 계조를 표현할 때 서브필드들의 동작 상태를 보여준다. 도 1b에서 사선 하나가 표시된 칸은 서브필드들(SF1∼SF8)의 리셋 단계들(도 1a의 R1∼R8)과 어드레싱 단계들(도 1a의 A1∼A8)을 나타내며, 빗금친 칸들이나 공백인 칸들은 서브필드들(SF1∼SF8)의 디스플레이-유지 단계들(도 1a의 S1∼S8)을 나타낸다. 도 1b를 참조하면, 15번째 계조를 표현하기 위해서는 4개의 서브필드들(SF1∼SF4)에서 방전이 발생한다. 따라서, 4개의 서브필드들(SF1∼SF4)에서 발생하는 방전 펄스들의 수(1+2+4+8)를 모두 합하면 15가 되어 15번째 계조를 표현하게 된다. 만일, 31번째 계조를 표현하고자 할 경우에는 5개의 서브필드들(SF1∼SF5)에서 방전이 발생하여 이들에서 발생하는 펄스들이 수(1+2+4+8+16)를 모두 합하면 31이 되어 31번째 계조를 표현하게 된다.
도 1c는 도 1b에 도시된 서브 필드들의 동작에 따른 디스플레이 셀의 계조 상태를 보여준다. 도 1c에 도시된 바와 같이, 15번째 계조를 표현하기 위해서는 서브필드들(SF1∼SF4)에서 디스플레이 셀들이 온(on) 즉, 방전되어 화상의 계조를 표현하게 된다.
그런데, 종래의 방법에 따르면, 1보다 작은 저 계조는 표현할 수가 없다. 따라서, 계조 표현 범위를 확장하기 위해서는 1보다 작은 계조도 표현할 수가 있어야 한다.
본 발명이 이루고자하는 기술적 과제는 화상의 계조 표현 범위를 확장하기 위한 플라즈마 디스플레이 패널의 계조 확장 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은
서로 대향 이격된 전면 기판과 후면 기판, 상기 기판들 사이에 서로 평행하게 형성된 X 및 Y 전극라인들, 및 상기 X 및 Y 전극라인들과 교차되도록 형성된 어드레스 전극라인들을 구비하는 플라즈마 디스플레이 패널에 대하여, 상기 X 및 Y 전극라인들과 어드레스 전극라인들에 단위 프레임이 인가되며, 상기 단위 프레임은 시분할 계조 표현을 위한 복수의 서브필드들로 구분되고, 상기 서브필드들은 각각 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계를 수행하는 플라즈마 디스플레이 패널의 계조 확장 방법에 있어서, 소숫점의 계조를 표현할 때는, 상기 리셋 단계의 소정 시간 동안 상기 Y 전극라인들에 플러스 전압을 인가하고 상기 X 전극라인들은 플로팅시키며, 정수의 계조를 표현할 때는, 상기 리셋 단계의 소정 시간 동안 상기 X 전극라인들에 접지 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 계조 확장 방법을 제공한다.
바람직하기는, 상기 리셋 단계 동안에 상기 소정 시간 전에 상기 X 전극라인들에 소거 펄스를 인가하며, 상기 소정 시간이 경과한 후에 상기 X 전극라인들에 플러스 전압을 인가한다.
바람직하기는 또한, 상기 리셋 단계 동안에 상기 어드레스 전극라인들에는 접지 전압을 인가한다.
바람직하기는 또한, 상기 Y 전극라인들에는 플러스 전압을 인가하고, 상기 어드레스 전극라인들에는 접지 전압을 인가한다.
상기 본 발명에 의해 플라즈마 디스플레이 패널의 계조 범위가 확장된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명을 적용하기 위한 3전극 면방전 방식의 플라즈마 디스플레이 패널의 내부 사시도이고, 도 3은 도 2에 도시된 플라즈마 디스플레이 패널에 구비된 다수개의 디스플레이 셀들 중 하나를 보여주는 단면도이다. 도 2 및 3을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(201)의 앞쪽 및 뒤쪽 글라스 기판들(210,213) 사이에는, 어드레스 전극 라인들(AR1∼ARm), 유전체층들(211, 215), Y 전극 라인들(Y1∼Yn), X 전극 라인들(X1∼Xn), 형광체(216), 격벽(217) 및 보호층으로서의 일산화마그네슘(MgO)층(212)이 마련되어 있다.
어드레스 전극 라인들(AR1∼ARm)은 뒤쪽 글라스 기판(213)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(215)은 어드레스 전극 라인들(AR1∼ARm)의 앞쪽에 전면 도포된다. 하부 유전체층(215)의 앞쪽에는 격벽(217)들이 어드레스 전극 라인들(AR1∼ARm)과 평행한 방향으로 형성된다. 이 격벽(217)들은 각 디스플레 이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(216)은 격벽(217)들 사이에 도포된다.
X 전극 라인들(X1∼Xn)과 Y 전극 라인들(Y1∼Yn)은 어드레스 전극 라인들(AR1∼ARm)과 교차되도록 앞쪽 글라스 기판(210)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. X 전극 라인들(X1∼Xn)과 Y 전극 라인들(Y1∼Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인들(Xna,Yna)과 전도도를 높이기 위한 금속 전극 라인들(Xnb,Ynb)이 결합되어 형성된다. 앞쪽 유전체층(211)은 X 전극 라인들(X1∼Xn)과 Y 전극 라인들(Y1∼Yn)의 뒤쪽에 전면 도포되어 형성된다. 강한 전계로부터 패널(201)을 보호하기 위한 보호층(212) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(211)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(214)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 방전 디스플레이 패널에 기본적으로 적용되는 구동 방법에서는, 리셋(reset) 단계, 어드레싱(addressing) 단계, 및 디스플레이-유지 단계가 단위 서브필드에서 순차적으로 수행된다. 리셋 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드레싱 단계에서는, 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 디스플레이-유지 단계에서는, 모든 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써 어드레싱 단계에서 상기 벽전압이 인가된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다. 이 디스플레이-유지 단계에 있어서, 디스플레이-유지 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(214) 즉, 가 스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(216)이 여기되어 빛이 발생된다.
도 4는 도 2에 도시된 플라즈마 디스플레이 패널 및 이를 구동하는 구동 장치의 블록도이다. 도 4를 참조하면, 플라즈마 디스플레이 패널(201)의 통상적인 구동 장치는 영상 처리부(451), 논리 제어부(441), 어드레스 구동부(411), X 구동부(421) 및 Y 구동부(431)를 포함한다.
영상 처리부(451)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(441)는 영상 처리부(451)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, S X)을 발생시킨다. 어드레스 구동부(411)는, 논리 제어부(441)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(421)는 논리 제어부(441)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(431)는 논리 제어부(241)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(S Y)를 처리하여 Y 전극 라인들에 인가한다.
도 5는 본 발명의 실시예로서, 저 계조 일 때 플라즈마 디스플레이 패널에 인가되는 신호들의 파형도이다. 도 5에서 참조 부호 Sa1∼Sam은 어드레스 전극라인들(도 2의 AR1∼ABm)에 인가되는 구동 신호를, Sx1∼Sxn은 X 전극라인들(도 2의 X1∼Xn)에 인가되는 구동 신호를, 그리고 Sy1∼Syn은 Y 전극라인들(도 2의 Y1∼Yn)에 인가되는 구동 신호를 가리킨다.
도 5를 참조하여 구동 신호들(Sx1∼Sxn, Sy1∼Syn, Sa1∼Sam)의 동작을 설명하기로 한다.
리셋 단계(Rn)의 초기 시간(t0~t1) 동안, X전극 구동신호들(Sx1∼Sxn)을 전위(Vs)로 상승시켜서 X 전극라인들(도 2의 X1∼Xn)에 형성된 마이너스 벽전하들을 소거시키며, Y전극 구동신호들(Sy1∼Syn) 및 어드레스전극 구동신호들(Sa1∼Sam)은 모두 접지 전위(Vg)로 유지한다.
리셋 단계(Rn)의 벽전하 축적 시간(t1~t2) 동안, X 전극라인들(도 2의 X1∼Xn)은 플로팅(floating) 시키고, Y전극 구동신호들(Sy1∼Syn)은 접지 전위(Vg)로부터 전위(Vset)까지 지속적으로 상승시키며, 어드레스전극 구동신호들(Sa1∼Sam)은 접지 전위(Vg)로 계속 유지한다. 따라서, Y 전극라인들(도 2의 Y1∼Yn)과 X 전극라인들(도 2의 X1∼Xn) 사이, 및 Y 전극라인들(도 2의 Y1∼Yn)과 어드레스 전극라인들(도 2의 AR1∼ARm) 사이에 방전이 일어나면서 Y 전극라인들(도 2의 Y1∼Yn) 주위에 마이너스 벽전하들이 발생한다.
이 때, X 전극라인들(도 2의 X1∼Xn)을 플로팅(floating)시킴으로써 서브필드(SFn) 동안에 디스플레이 셀들의 휘도가 낮아진다. 즉, 매트릭스 격벽에서는 리셋 단계(Rn) 동안 어드레스 전극라인들(도 2의 AR1∼ABm)에 펄스가 인가되지 않을 경우에 0.4 [cd/㎡]의 리셋광, 0.2[cd/㎡]의 어드레스광, 및 0.4[cd/㎡]의 디스플레이-유지광이 발생한다.
그런데, 도 5에 도시된 바와 같이, 리셋 단계(Rn)에서 소정 기간(tx) 동안 X 전극라인들(도 2의 X1∼Xn)을 플로팅시킴으로써 리셋광이 0.1[cd/㎡] 밖에 발생되지 않는다. 따라서, 저 계조 표현이 가능하게 된다.
예컨대, 첫 번째 서브필드(SF1)에서만 디스플레이-유지 방전이 발생되고, 다른 서브필드들(SF2∼SF8)에서는 디스플레이-유지 방전이 발생되지 않을 경우, 종래의 방법에 따르면 플라즈마 디스플레이 패널(도 2의 201)은 계조 "1"을 나타내지만, 본 발명에 따르면, 플라즈마 디스플레이 패널(도2의 201)은 "1"보다 낮은 "0.7" 정도의 저 계조를 나타낸다.
리셋 단계(Rn)의 전위 변환 시간(t2~t3) 동안, X 전극라인들(도 2의 X1∼Xn)에는 다시 전압(Vs)을 인가하고, Y전극 구동신호들(Sy1∼Syn)은 전위(Vs)로 하강시키며, 어드레스전극 구동신호들(Sa1∼Sam)은 계속 접지 전위(Vg)로 유지한다. 이와 같이, Y전극 구동신호들(Sy1∼Syn)의 전위가 전위(Vset)로부터 전위(Vs)로 급속하게 하강함으로 인하여 Y 전극라인들(도 2의 Y1∼Yn)과 X 전극라인들(도 2의 X1∼Xn) 사이의 평균 전압이 줄어든다. 따라서, 과도 방전이 방지되어 플라즈마 디스플레이 패널(도 2의 201)의 콘트라스트 성능이 증진될 수 있다.
리셋 단계(Rn)의 벽전하 배분 시간(t3~t4) 동안, X전극 구동신호들(Sx1∼Sxn)은 전위(Vs)로 유지되고, 어드레스전극 구동신호들(Sa1∼Sam)은 접지 전위(Vg)로 유지되며, Y전극 구동신호들(Sy1∼Syn)은 전위(Vs)로부터 접지 전위(Vg)까지 지 속적으로 하강한다. 벽전하 배분 시간(t3~t4)동안, X 전극라인들(도 2의 X1∼Xn)과 Y 전극라인들(도 2의 Y1∼Yn) 사이의 방전으로 인하여, Y 전극라인들(도 2의 Y1∼Yn) 주위의 마이너스 벽전하들의 일부가 X 전극라인들(도 2의 X1∼Xn) 주위로 이동한다. 이로 인하여, X 전극라인들(도 2의 X1∼Xn)의 벽전위(wall electric-potential)가 어드레스 전극라인들(도 2의 AR1∼ARm)의 벽전위보다 낮아지고 Y 전극라인들(도 2의 T1∼Yn)의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 단계(A)에서 선택된 어드레스 전극 라인과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(Va-Vsch)이 낮아질 수 있다. 한편, 어드레스전극 구동신호들(Sa1∼Sam)은 접지 전위(Vg)이므로, 어드레스 전극라인들(도 2의 AR1∼ARm)은 X 전극라인들(도 2의 X1∼Xn)과 Y 전극라인들(도 2의 Y1∼Yn)에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극라인들(도 2의 AR1∼ARm) 주위의 플러스 벽전하들이 약간 소멸된다.
어드레싱 단계(An)에서, 어드레스 전극라인들(도 2의 AR1∼ARm)에 플러스 전위(Va)를 갖는 펄스 신호들이 인가되고, 전위(Vsch)로 바이어싱된 Y 전극라인들(도 2의 Y1∼Yn)에 접지 전위(Vg)의 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 어드레스 전극라인들(도 2의 AR1∼ARm)에 인가되는 어드레스 구동신호들(Sa1∼Sam)은 선택된 디스플레이 셀들에는 플러스 전위(Va)를 갖는 펄스 신호로써 인가되고, 선택되지 않은 디스플레이 셀들에는 접지 전위(Vg)로써 인가된다. 선택된 디스플레이 셀들에 전위(Va)를 갖는 어드레스 구동신호들이 인가되면 상기 선택된 디스플레이 셀들에 어드레싱 방전에 의하여 벽전하들이 축적되 며, 선택되지 않은 디스플레이 셀들에는 벽전하들이 축적되지 않는다. 여기에서, 보다 정확하고 효율적인 어드레싱 방전을 위하여, X전극 구동신호들(Sx1∼Sxn)은 전위(Vs)로써 유지된다.
디스플레이-유지 단계(Sn)동안, Y전극 구동신호들(Sy1∼Syn)과 X전극 구동신호들(Sx1∼Sxn)은 전위(Vs)의 방전 펄스들이 교호하게 인가되어, 상응하는 어드레싱 단계(An)에서 벽전하들이 축적된 디스플레이 셀들에서 디스플레이-유지를 위한 방전을 일으킨다.
도 6a는 본 발명에 따라 저 계조를 표현할 때 단위 프레임을 구성하는 서브필드들(SF1∼SF8)의 동작 상태의 일 예를 보여준다. 즉, 도 6a는 15 번째 계조를 표현할 때의 서브필드들(SF1∼SF8)의 동작 상태이다. 이 경우에, 서브필드들(SF1∼SF8)의 동작은 도 1b에 도시된 종래의 방법과 동일하다. 도 6a에서 사선 하나가 표시된 칸은 서브필드들(SF1∼SF8)의 리셋 단계들과 어드레싱 단계들을 나타내며, 빗금친 칸들이나 공백인 칸들은 서브필드들(SF1∼SF8)의 디스플레이-유지 단계들을 나타낸다.
도 6b는 도 6a에 도시된 서브필드들(SF1∼SF8)의 동작에 따른 디스플레이 셀들의 계조 상태를 보여준다. 도 6b에 도시된 바와 같이, 본 발명에 따라 15번째 계조를 표현할 때 첫 번째 서브필드(SF1)의 휘도는 "1"보다 낮은 밝기를 나타낸다. 따라서, 전체적인 휘도는 도 1c와 비교할 때 그보다 약간 낮은 휘도, 예컨대, "14.7"의 휘도를 나타내어 "15"보다 낮은 계조를 나타낼 수가 있다.
도 7은 고 계조 일 때 플라즈마 디스플레이 패널(도 2의 201)에 인가되는 신 호들의 파형도이다. 도 7에서 X전극 구동신호들(Sx1∼Sxn)은 소정 시간(tx)에 접지 전위(Vg)로써 X 전극라인들(도 2의 X1∼Xn)에 인가된다. 따라서, 리셋광은 0.4[cd/㎡]로써 발광되어 고 계조를 표현하게 된다. 구동신호들(Sx1∼Sxn, Sy1∼Syn, Sa1∼Sam)의 나머지 동작은 도 5를 통해서 설명한 바와 동일함으로 중복 설명은 생략한다.
도면과 명세서에서 최적 실시예가 개시되었으며, 여기서 사용된 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이며, 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따라 리셋 단계(Rn)에서 소정 시간(tx) 동안에 X 전극라인들(도 2의 X1∼Xn)을 플로팅시킴으로써 리셋광이 감소되어 저 계조를 표현할 수가 있다. 따라서, 플라즈마 디스플레이 패널(201)의 계조 범위가 확장된다.

Claims (6)

  1. 서로 대향 이격된 전면 기판과 후면 기판, 상기 기판들 사이에 서로 평행하게 형성된 X 및 Y 전극라인들, 및 상기 X 및 Y 전극라인들과 교차되도록 형성된 어드레스 전극라인들을 구비하는 플라즈마 디스플레이 패널에 대하여, 상기 X 및 Y 전극라인들과 어드레스 전극라인들에 단위 프레임이 인가되며, 상기 단위 프레임은 시분할 계조 표현을 위한 복수의 서브필드들로 구분되고, 상기 서브필드들은 각각 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계를 수행하는 플라즈마 디스플레이 패널의 계조 확장 방법에 있어서,
    소숫점의 계조를 표현할 때는, 상기 리셋 단계의 소정 시간 동안 상기 Y 전극라인들에 플러스 전압을 인가하고 상기 X 전극라인들은 플로팅시키며,
    정수의 계조를 표현할 때는, 상기 리셋 단계의 소정 시간 동안 상기 X 전극라인들에 접지 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 계조 확장 방법.
  2. 제1항에 있어서, 상기 리셋 단계 동안에 상기 소정 시간 전에 상기 X 전극라인들에 소거 펄스를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 계조 확장 방법.
  3. 제1항에 있어서, 상기 리셋 단계 동안에 상기 소정 시간이 경과한 후에 상기 X 전극라인들에 플러스 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 계조 확장 방법.
  4. 제1항에 있어서, 상기 리셋 단계 동안에 상기 어드레스 전극라인들에는 접지 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 계조 확장 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 소정 시간 동안 상기 Y 전극라인들에는 플러스 전압을 인가하고, 상기 어드레스 전극라인들에는 접지 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 계조 확장 방법.
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