KR20050028020A - 유기 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
소스 전극 및 드레인 전극 사이에 협지된 p형 유기 반도체층을 구비한 유기 반도체 소자에 있어서, p형 유기 반도체층의 중간에 개재된 n형 유기 반도체층과, n형 유기 반도체층에 매립된 게이트 전극을 구비한다. 소스 전극 및 드레인 전극 사이에 협지된 n형 유기 반도체층을 구비한 유기 반도체 소자에 있어서, n형 유기 반도체층의 중간에 개재된 p형 유기 반도체층과, p형 유기 반도체층에 매립된 게이트 전극을 구비하고 전극간의 누설전류의 발생을 억제한다. 또한, 유기 반도체 소자는 소스 전극 및 드레인 전극 사이에 협지되고 캐리어 이동성을 갖는 유기 반도체층을 구비하고, 또한, 유기 반도체층에 매립되고 소스 전극 및 드레인 전극 사이에 이간되어 병설된 적어도 2개의 평면의 각각에 배치되고 막두께 방향에 있어서 배치된 적어도 2개의 중간 전극편으로 이루어지는 게이트 전극을 갖는다. 유기 반도체층의 융해에 의해 게이트 전극이 매립된다.
Description
본 발명은, 캐리어 이동성의 유기 화합물로 이루어지는 유기 반도체층을 구비한 유기 반도체 소자 및 그 제조 방법에 관한 것이다.
유기 반도체층에 전압을 가하면 유기 반도체층에 전하밀도가 증가하기 때문에, 유기 반도체층상에 1쌍의 전극을 만들어 그 사이에 전류를 흐르게 하는 것이 가능해진다. 예를 들면, 종형 구조인 SIT(정전유도형 트랜지스터) 구조의 유기 트랜지스터 등의 유기 반도체소자에 있어서는, 유기 반도체층을 협지하는 소스 전극 및 드레인 전극 사이의 게이트 전극에 유기 반도체층의 두께 방향으로 전압을 인가하여, 유기 반도체층의 두께 방향의 전류를 스위칭할 수 있다.
SIT는, 도1에 나타낸 바와 같이, 유기 반도체층(13)을 1쌍의 소스 전극(11) 및 드레인 전극(15)을 협지하고, 유기 반도체층의 두께 방향의 도중에 게이트 전극(14)을 형성한 3단자 구조를 갖는다. 그 게이트 전극에 전압을 인가하고, 유기 반도체층으로 가능한 공핍층 DpL에 의해 소스 전극 및 드레인 전극 사이의 전류를 제어할 수 있다.
SIT 구조의 유기 트랜지스터에서는, 예컨대, 정전하를 인가한 게이트 전극(14)의 복수의 단책형 지부의 주위에 생기는 유기 반도체층의 복수의 공핍층 DpL에 의해, 소스 전극 및 드레인 전극 사이의 막두께 방향의 캐리어 이동을 저지한다.
그러나, 공핍층 DpL 각각의 스프레딩이 불충분하면, 도2에 나타낸 게이트 전극(14)의 단책형 지부의 간극 W를 공핍층 DpL에 매립할 수 없고, 누설전류가 증가한다. 즉, 캐리어 이동을 저지하고 누설전류 감소를 위해 게이트 전극의 단책형 지부의 간극을 좁히려면, 미세구조의 마스크를 사용한 게이트 전극의 형성이 필요해진다.
일반적으로, SIT 구조의 유기 트랜지스터에 있어서, 유기 반도체층의 막두께는 수백 nm이고, 소스 전극 및 드레인 전극의 사이에 형성되어야 할 게이트 전극도 50~100nm의 두께로 된다. 그렇게 하면 유기 반도체층, 게이트 전극, 유기 반도체층과 순차 성막한 때, 유기 트랜지스터는, 게이트 전극의 복수의 단책형 지부가, 그대로, 그 후 공정에서 적층되는 유기 반도체층이나 드레인 전극에 전사되고, 표면에 요철이 남아, 누설전류의 증가에 영향을 준다.
본 발명을 해결하고자 하는 과제에는, 전극간의 누설전류의 발생을 억제한 유기 반도체 소자를 제공하는 것을 일례로 들 수 있다.
도1은, 유기 트랜지스터를 나타내는 단면도이다.
도2는, 도1의 선AA에 있어서의 단면도이다.
도3은, 본 발명에 따른 실시예의 유기 트랜지스터의 단면도이다.
도4는, 도3의 선AA에 있어서의 단면도이다.
도5~도11은, 본 발명에 따른 실시예의 유기 트랜지스터의 제조공정의 일부를 나타내는 단면도이다.
도12 및 도13은, 본 발명에 따른 실시예의 유기 트랜지스터의 동작 설명도이다.
도14 및 도15는, 본 발명에 따른 타 실시예의 유기 트랜지스터의 단면도이다.
도16은, 본 발명에 따른 타 실시예의 유기 트랜지스터 일체형 유기 일렉트로루미네선스 소자를 나타내는 단면도이다.
도17은, 본 발명에 따른 실시예의 유기 트랜지스터의 단면도이다.
도18은, 도17의 선AA에 있어서의 단면도이다.
도19~도25는, 본 발명에 따른 실시예의 유기 트랜지스터의 제조공정의 일부를 나타내는 단면도이다.
도26은, 본 발명에 따른 타 실시예의 유기 트랜지스터의 단면도이다.
도27은, 도26의 선AA에 있어서의 단면도이다.
도28은, 본 발명에 따른 타 실시예의 유기 트랜지스터 일체형 유기 일렉트로루미네선스 소자를 나타내는 단면도이다.
도29~도31은, 본 발명에 따른 타 실시예의 유기 트랜지스터의 단면도이다.
본 발명의 유기 반도체 소자는, 소스 전극 및 드레인 전극간에 협지된 p형 유기 반도체층을 구비한 유기 반도체 소자로서, 상기 p형 유기 반도체층의 중간에 개재된 n형 유기 반도체층과, 상기 n형 유기 반도체층에 매립된 게이트 전극을 구비한 것을 특징으로 한다.
본 발명의 유기 반도체 소자는, 소스 전극 및 드레인 전극간에 협지된 n형 유기 반도체층을 구비한 유기 반도체 소자로서, 상기 n형 유기 반도체층의 중간에 개재된 p형 유기 반도체층과, 상기 p형 유기 반도체층에 매립된 게이트 전극을 구비한 것을 특징으로 하는 유기 반도체 소자이다.
본 발명의 유기 반도체 소자는, 소스 전극 및 드레인 전극간에 협지되고 캐리어 이동성을 갖는 유기 반도체층을 구비한 유기 반도체 소자로서, 상기 유기 반도체층에 매립되고 상기 소스 전극 및 드레인 전극간에 이간되어 병설된 적어도 2개의 평면의 각각에 배치되고 막두께 방향에 있어서 배치된 적어도 2개의 중간 전극편으로 이루어지는 게이트 전극을 갖는 것을 특징으로 한다.
본 발명의 유기 반도체 소자의 제조 방법은, 소스 전극 및 드레인 전극 사이에 성막되고 게이트 전극을 매립하는 유기 반도체층을 구비한 유기 반도체 소자의 제조 방법으로서,
소스 전극 및 드레인 전극 중 어느 하나의 위에, 제1 유기 반도체층을 형성하는 제1 유기 반도체층 적층 공정과,
상기 제1 유기 반도체층상의 일부에 제1 중간 전극편을 형성하는 제1 중간 전극편 적층 공정과,
상기 제1 유기 반도체층 및 상기 제1 중간 전극편상에, 제2 유기 반도체층을 형성하는 제2 유기 반도체층 적층 공정과,
상기 제2 유기 반도체층상의 일부에, 상기 제1 중간 전극편과 함께 상기 소스 전극 및 드레인 전극을 서로 보완하여 피복하도록, 제2 중간 전극편을 형성하는 제2 중간 전극편 적층 공정과,
상기 제2 유기 반도체층 및 상기 제2 중간 전극편상에, 제3 유기 반도체층을 형성하는 제3 유기 반도체층 적층 공정을 포함하고,
상기 제2 및 제3 유기 반도체층 적층 공정에 있어서, 형성된 유기 반도체를 연화시켜 상기 중간 전극편을 매립하는 매립 공정을, 포함하는 것을 특징으로 한다.
본 발명에 따른 유기 반도체 소자의 실시예로서 유기 트랜지스터를 도면을 참조하여 설명한다.
도3은, 실시예의 SIT 구조의 유기 트랜지스터의 단면을 나타낸다. 유기 트랜지스터에 있어서, 기판(10)상의 소스 전극상에, 제1 p형 유기 반도체층(13p1), 제1 n형 유기 반도체층(13n1), 게이트 전극(14), 제2 n형 유기 반도체층(13n2), 제2 p형 유기 반도체층(13p2) 및 드레인 전극(15)이 순차적으로 적층되어 있다. 이러한 유기 반도체층은 캐리어 이동성을 갖고 있고, 제1 p형 유기 반도체층(13p1) 및 제2 p형 유기 반도체층(13p2)은 p형 유기 반도체 재료(정공 수송성)로 이루어지고, 제1 n형 유기 반도체층(13n1) 및 제2 n형 유기 반도체층(13n2)은 n형 재료(전자수송성)로 이루어진다. 이러한 소자는 pnp의 접합을 구비하고, 각각이 소스 전극(11), 게이트 전극(14) 및 드레인 전극(15)에 접속되어 있다. 따라서, 실시예의 유기 트랜지스터는, 전체로서, 소스 전극(11) 및 드레인 전극(15)간에 협지된 p형 유기 반도체층을 구비한 유기 반도체 소자로서, 이 p형 유기 반도체층(제1 p형 유기 반도체층(13p1) 및 제2 p형 유기 반도체층(13p2))의 사이에 개재된 n형 유기 반도체층(제1 n형 유기 반도체층(13n1) 및 제2 n형 유기 반도체층(13n2))에 의해, 캐리어의 이동이 제어된다. 이러한 n형 유기 반도체층으로 제어용 전압을 동일하게 인가하기 위해, 게이트 전극(14)이 n형 유기 반도체층에 매립되어 있다.
도4에 나타낸 바와 같이, 게이트 전극(14)은 소스 전극(11) 및 드레인 전극(15) 중 어느 측에서 보더라도, 이들 전극을 피복하도록, 형성되어 있다.
이 실시예의 유기 트랜지스터는, 예컨대, 다음과 같이 제조된다.
우선, 도5에 나타낸 바와 같이, 기판(10)상에 소스 전극(11)을 형성한다. 예를 들면, 스퍼터링법에 의해 인듐주석산화물(ITO) 또는 크롬(Cr)으로 이루어지는 소스 전극(11)을 막두께 50nm로 성막한다. 또한, 소스 전극에 한하지 않고 각 전극 형성에는 증착, 스퍼터링, CVD 등의 방법을 사용할 수 있다.
다음, 도6에 나타낸 바와 같이, 소스 전극(11)상에, 제1 p형 유기 반도체층(13p1)으로서, 4,4′비스[N-(1-나프틸)-N-페닐아미노]-바이페닐(소위, α-NPD)을 막두께 25nm로 저항가열증착에 의해 성막한다.
다음, 도7에 나타낸 바와 같이, 제1 p형 유기 반도체층(13p1)상에, 제1 n형 유기 반도체층(13n1)으로서, 구리프탈로시아닌(소위, CuPc)등의 포르피린 화합물 또는 트리스(8-히드록시퀴놀린) 알루미늄 착물(소위, Alq3)등의 퀴놀린 유도체를 막두께 25nm로 저항가열증착에 의해 성막한다.
다음, 도8에 나타낸 바와 같이, Al을 게이트 전극(14)으로서 막두께 50nm로 저항가열증착법에 의해 평판 형태로 형성한다. 또한, 게이트 전극(14) 전체를 예컨대, LiO2 등의 전자주입층의 수 nm 막두께로 피복하도록 구성할 수도 있다.
다음, 도9에 나타낸 바와 같이, 게이트 전극(14)상에, 제2 n형 유기 반도체층(13n2)으로서, 제1 n형 유기 반도체층과 동일한 CuPc 또는 Alq3를 막두께 25nm로 저항가열증착에 의해 성막한다.
다음, 도10에 나타낸 바와 같이, 제2 n형 유기 반도체층(13n2)상에, 제2 p형 유기 반도체층(13p2)으로서 제1 p형 유기 반도체층과 동일한 α-NPD를 막두께 25nm로 성막한다.
최후에, 도11에 나타낸 바와 같이, 제2 p형 유기 반도체층(13p2)상에, 드레인 전극(15)으로서 A1을 막두께 200nm로 저항가열증착법으로 성막하여 유기 트랜지스터를 제작할 수 있다.
얻어진 유기 트랜지스터의 동작은, 도12에 나타낸 바와 같이, 예컨대, 드레인 전극(15)을 접지하고, 소스 전극(11)의 전위를 +10V로 한 상태에서, 게이트 전극(14)의 전위를 +20V로 하면 장벽이 높아져 OFF 상태로 된다. 한편, 도13에 나타낸 바와 같이, 동일하게 드레인 전극(15)을 접지하고 소스 전극(11)의 전위를 +10V로 한 상태에서, 게이트 전극(14)을 개방하면 유기 반도체층끼리의 접합만으로 되기 때문에, ON 상태로 되어, 전류가 흐른다.
또한, 상기 실시예에서는, pnp접합의 예를 들었지만, npn접합으로도 구성할 수 있다. 이 경우의 소자는, 도14에 나타낸 바와 같이, 기판(10)상의 소스 전극상에, 제1 n형 유기 반도체층(13n1), 제1 p형 유기 반도체층(13p1), 게이트 전극(14), 제2 p형 유기 반도체층(13p2), 제2 n형 유기 반도체층(13n2) 및 드레인 전극(15)이 순차적으로 적층된다. 따라서, 유기 트랜지스터는, 소스 전극(11) 및 드레인 전극(15) 사이에 협지된 제1 및 제2 n형 유기 반도체층(13n1) 및 (13n2)의 n형 유기 반도체층에 협지된 제1 p형 유기 반도체층(13p1) 및 제2 p형 유기 반도체층(13p2)의 p형 유기 반도체층을 구비하고, 제1 p형 유기 반도체층(13p1) 및 제2 p형 유기 반도체층(13p2)에 매립된 게이트 전극(14)을 갖도록, 구성할 수도 있다.
또한, 상기 실시예에서는, 게이트 전극(14)은 평판 형태로 성막되어 있지만, 이 외에, 도15에 나타낸 바와 같이, 게이트 전극(14)은 복수의 단책형 지부로한 빗 모양 또는 스크린 모양으로 형성될 수 있다. 이 경우, 게이트 전극은 접촉하는 유기 반도체층에 거의 동일하게 전압을 인가할 수 있는 형태면 된다.
또한, 도16에 나타낸 바와 같이, 상기 SIT 구조의 유기 트랜지스터의 구조에 있어서, 제1 p형 유기 반도체층(13p1) 및 제2 p형 유기 반도체층(13p2)을 정공수송층으로 하고, 소스 전극(11) 및 제1 p형 유기 반도체층(13p1) 사이에 전자수송성의 유기 발광층(16)을 제공함으로써, 유기 트랜지스터 일체형 유기 일렉트로루미네선스 소자를 구성할 수 있다. 이로써, 전류의 주입에 의해 발광하는 일렉트로루미네선스(이하, EL이라고도 한다)를 나타내는 유기 화합물 재료의 적어도 하나의 박막으로 이루어지는 유기 발광층을 포함하는 유기 재료층을 각각이 액티브 소자를 구비한 복수의 유기EL소자를, 매트릭스 등의 소정 패턴으로 표시패널 기판상에 형성할 수 있다.
유기EL소자는, 광을 취출하는 측을 투명재료로 구성하고, 기판상의 1쌍의 전극층간에, 유기재료층이 순차적층되어 구성된다. 예를 들면, 톱에미션 구성의 경우에는, 도16에 나타낸 것과는, 반대로, 드레인 전극(15)과 제2 p형 유기 반도체층(13p2)의 사이에 유기발광층(16)을 제공할 수도 있다.
도17은, 타 실시예의 SIT 구조의 유기 트랜지스터의 단면을 나타낸다. 기판(10)상에 있어서, 캐리어 이동성을 갖는, 예컨대, p형 유기 반도체층(13)은, 소스 전극(11) 및 드레인 전극(15)의 사이에 협지되도록, 제공되어 있다. 유기 반도체층(13)은 p형(정공수송성) 외에, n형(전자수송성)이어도 좋고, 정공수송성 및 전자수송성 중 적어도 일방을 갖는 재료로 형성할 수 있다. 유기 반도체층(13)에는, 각각 평판형의 2개의 중간 전극편(14a) 및 (14b)로 이루어지는 게이트 전극이 매립되어 있다. 중간 전극편(14a) 및 (14b)는 소스 전극(11) 및 드레인 전극(15)의 사이에 평행하게 이간되어 배치되어 있다. 도18에 나타낸 바와 같이, 중간 전극편(14a) 및 (14b)는 서로 전기적으로 접속되어 게이트 전극(14)으로서, 소스 전극(11) 및 드레인 전극(15) 중 어느 측에서 보아도, 서로 보완하여 이들 전극을 피복하도록, 형성되어 있다. 또한, 중간 전극편(14a) 및 (14b)은 소스 전극(11) 및 드레인 전극(15) 사이의 2개의 평면 내에 각각 존재하도록 이간되어 제공되어 있지만, 소스 전극(11) 및 드레인 전극(15) 사이라면, 3이상의 평면 내에 각각에 중간 전극편을 제공할 수도 있다.
본 실시예의 유기 트랜지스터는, 예컨대, 다음과 같이 제조된다.
우선, 도19에 나타낸 바와 같이, 기판(10)상에 소스 전극(11)을 형성한다. 예를 들면, 스퍼터링법에 의해 인듐주석산화물(ITO) 또는 크롬(Cr)으로 이루어지는 소스 전극(11)을 막두께 50nm로 성막한다. 또한, 소스 전극에 한하지 않고 각 전극형성에는 증착, 스퍼터링, CVD 등의 방법을 사용할 수 있다.
다음, 도20에 나타낸 바와 같이, 소스 전극(11)상에, 제1 유기 반도체층(13a)으로서, 4,4′비스[N-(1-나프틸)-N-페닐아미노]-바이페닐(소위, α-NPD)을 막두께 50nm로 저항가열증착에 의해 성막한다.
다음, 도21에 나타낸 바와 같이, 제1 유기 반도체층(13a)의 상부 평면의 일부분상에, 이를 통해 소스 전극(11)의 일부분을 피복하도록, 마스크를 사용하여 Al를 제1 중간 전극편(14a)으로서 막두께 50nm로 저항가열증착법에 의해 평판 형태로 형성한다.
다음. 도22에 나타낸 바와 같이, 제1 유기 반도체층(13a)의 타 부분 및 제1 중간 전극편(14a)상에, 제2 유기 반도체층(13b)으로서 제1 유기 반도체층과 동일한 α-NPD를 막두께 50nm 정도로 성막한다. 다음, 기판(10) 전체를 유기 반도체층의 유리 전이점 이상 융점 이하의 온도로 가열한다. 즉, α-NPD의 유리 전이온도인 96℃보다도 10~50℃ 높은 온도, 예컨대, 130℃에서 10분간, 가열하여 제1 중간 전극편(14a)을 제2 유기 반도체층(13b)에서 매립하고, 제2 유기 반도체층(13b)의 표면의 평탄화 처리를 행한다. 제2 유기 반도체층(13b)이 연화되고, 중력 및 표면장력에 의해, 제1 유기 반도체층(13a)과 융합한다. 가열처리는 대기중에서도 가능하지만, 재료 열화나 오염 방지의 점에서 진공챔버 내 또는 질소 치환된 챔버 내에서 처리되는 편이 바람직하다. 연화 온도로서는, 유리 전이점이 96℃인 유기 재료의 경우, 150℃정도의 가열 온도에서 연화에 걸리는 가열시간은 5분 정도이다. 또한, 기판 전체는 감압 또는 진공챔버 내에서 히터로 가열되지만, 가열수단은 할로겐 램프 등이라도 좋다.
다음, 도23에 나타낸 바와 같이, 제2 유기 반도체층(13b)의 상부 평면의 일부분상에, 이를 통해 소스 전극(11)의 타 부분을 피복하도록, 마스크를 사용하여 Al을 제2 중간 전극편(14b)으로 하여 막두께 50nm로 저항가열증착법에 의해 평판 형태로 형성한다. 여기서, 제2 중간 전극편(14b) 및 제1 중간 전극편(14a)은 서로 보완하여 소스 전극(11)을 피복하도록, 형성된다. 제1 중간 전극편(14a) 및 제2 중간 전극편(14b)은 도24에 나타낸 바와 같이, 제2 유기 반도체층(13b)을 협지하고 이간된 중복부분 DP를 제공하도록 형성해도 된다. 제2 중간 전극편(14b)은 제1 중간 전극편(14a)에 전기적으로 접속되어 게이트 전극의 동일 전위로 될 수 있도록 성막된다. 제2 유기 반도체층(13b)의 성막에 의해, 제1 중간 전극편(14a) 및 제2 중간 전극편(14b) 사이의 거리는 종래의 1평면 내의 게이트 전극 단책 지부를 마스크로 형성하는 것보다 작고, 박막의 막두께로 근접하여 형성할 수 있어, 정밀도가 높고 양전극 간극이 유지되게 형성할 수 있다.
다음, 도24에 나타낸 바와 같이, 제2 유기 반도체층(13b)의 타 부분 및 제2 중간 전극편(14b)상에, 제3 유기 반도체층(13c)으로서 제1 유기 반도체층과 동일한 α-NPD를 막두께 50nm정도로 성막한다. 다음, 상기와 같이 기판(10) 전체를 유기 반도체층의 유리전이점 이상 융점 이하의 온도로 가열, 즉, 제2 중간 전극편(14b)을 제3 유기 반도체층(13c)에서 매립하고, 표면의 평탄화 처리를 행한다.
최후에, 도25에 나타낸 바와 같이, 제3 유기 반도체층(13c)상에, 드레인 전극(15)으로서 Al을 막두께 200nm로 저항가열증착법으로 성막한다. 유기 반도체층 성막 후에 열처리를 행하기 때문에 유기 반도체층이 평탄화되고, 요철이 없는 균일한 유기 반도체층을 갖는 유기 트랜지스터를 제작할 수 있다.
또한, 상기 실시예에서는, 제1, 제2 및 제3 유기 반도체층(13a,13b,13c)을 p형 재료의 α-NPD를 성막하고 있지만, n형 재료로 해도 된다. 유기 반도체층은 전자수송성 및 정공수송성 중 적어도 일방의 재료이면 족하다.
또한, 상기 실시예에서는, 중간 전극편(14a) 및 (14b)은 평판 형태로 성막하고 있지만, 이 외에, 도26에 나타낸 바와 같이, 소스 전극(11) 및 드레인 전극(15) 사이의 2평면에 있어서의 게이트 전극의 중간 전극편(14a) 및 (14b)은, 각각 복수의 단책형 지부로 하고, 각각 빗 모양 또는 스크린 모양으로 형성될 수 있다. 이 경우도, 도27에 나타낸 바와 같이, 중간 전극편(14a) 및 (14b)는 서로 전기적으로 접속되어 게이트 전극(14)으로서, 소스 전극(11) 및 드레인 전극(15)의 어느 측에서 보아도, 서로 보완하여 이들 전극을 피복하도록, 형성된다.
또한, 도28에 나타낸 바와 같이, 상기 SIT 구조의 유기 트랜지스터의 구조에 있어서, 제1, 제2 및 제3 유기 반도체층(13a,13b,13c)을 정공수송층으로 하여 소스 전극(11) 및 제1 유기 반도체층(13a) 사이에 전자수송성의 유기 발광층(16)을 제공함으로써, 유기 트랜지스터 일체형 유기 일렉트로루미네선스 소자를 구성할 수 있다. 이로써, 전류의 주입에 의해 발광하는 일렉트로루미네선스(이하, EL이라고도 한다)를 나타내는 유기 화합물 재료 중 적어도 하나의 박막으로 이루어지는 유기 발광층을 포함하는 유기재료층을 각각이 액티브 소자를 구비한 복수의 유기EL소자를, 매트릭스 등의 소정 패턴으로 표시패널 기판상에 형성할 수 있다.
유기EL소자는, 광을 취출하는 측을 투명재료로 구성하여 기판상의 1쌍의 전극층 사이에, 유기재료층이 순차적층되어 구성된다. 예를 들면, 톱에미션 구성의 경우에는, 도28에 나타낸 것과는, 반대로, 드레인 전극(15)과 제3 유기 반도체층(13c)의 사이에 유기 발광층(16)을 제공할 수 있다.
또한, 본 발명에 의한 타 실시예의 유기 트랜지스터에는 도29 및 도30에 나타낸 바와 같이, 제1 중간 전극편(14a) 및 제2 중간 전극편(14b)을, 제2 유기 반도체층(13b)을 협지하고 이간된 중복 부분을 제공하지 않도록 형성해도 된다.
또한, 도31에 나타낸 바와 같이, 본 발명에 의한 타 실시예의 유기 트랜지스터에는, 소스 전극(11) 및 드레인 전극(15) 사이의 3평면의 각각에 게이트 전극의 중간 전극편(14a,14b,14c)을 적층하고, 각각 복수의 단책형 지부로서 빗 모양 또는 스크린 모양으로 형성될 수 있다.
Claims (14)
- 소스 전극 및 드레인 전극 사이에 협지된 p형 유기 반도체층을 구비한 유기 반도체 소자에 있어서, 상기 p형 유기 반도체층의 중간에 개재된 n형 유기 반도체층과, 상기 n형 유기 반도체층에 매립된 게이트 전극을 구비한 것을 특징으로 하는 유기 반도체 소자.
- 제1항에 있어서,상기 게이트 전극은 평판 형태인 것을 특징으로 하는 유기 반도체 소자.
- 제1항에 있어서,상기 게이트 전극은 빗 모양 또는 스크린 모양인 것을 특징으로 하는 유기 반도체 소자.
- 소스 전극 및 드레인 전극 사이에 협지된 n형 유기 반도체층을 구비한 유기 반도체 소자에 있어서, 상기 n형 유기 반도체층의 중간에 개재된 p형 유기 반도체층과, 상기 p형 유기 반도체층에 매립된 게이트 전극을 구비한 것을 특징으로 하는 유기 반도체 소자.
- 제4항에 있어서,상기 게이트 전극은 평판 형태인 것을 특징으로 하는 유기 반도체 소자.
- 제4항에 있어서,상기 게이트 전극은 빗 모양 또는 스크린 모양인 것을 특징으로 하는 유기 반도체 소자.
- 소스 전극 및 드레인 전극 사이에 협지되고, 캐리어 이동성을 갖는 유기 반도체층을 구비한 유기 반도체 소자에 있어서, 상기 유기 반도체층에 매립되고, 상기 소스 전극 및 드레인 전극 사이에 이간되어 병설된 적어도 2개의 평면의 각각에 배치되고, 막두께 방향에 있어서 배치된 적어도 2개의 중간 전극편으로 이루어지는 게이트 전극을 갖는 것을 특징으로 하는 유기 반도체 소자.
- 제7항에 있어서,상기 중간 전극편은 평판 형태인 것을 특징으로 하는 유기 반도체 소자.
- 제7항에 있어서,상기 중간 전극편은 빗 모양 또는 스크린 모양인 것을 특징으로 하는 유기 반도체 소자.
- 제7항 내지 제9항 중 어느 하나의 항에 있어서,상기 유기 반도체층은 전자수송성 및 정공수송성 중 적어도 일방을 갖는 재료인 것을 특징으로 하는 유기 반도체 소자.
- 제7항 내지 제10항 중 어느 하나의 항에 있어서,상기 중간 전극편은 상기 유기 반도체층의 일부를 사이에 두고 이간된 중복부분을 갖는 것을 특징으로 하는 유기 반도체 소자.
- 소스 전극 및 드레인 전극 사이에 성막되고 게이트 전극을 매립하는 유기 반도체층을 구비한 유기 반도체 소자의 제조 방법에 있어서,소스 전극 및 드레인 전극 중 어느 하나의 위에, 제1 유기 반도체층을 형성하는 제1 유기 반도체층 적층 공정과,상기 제1 유기 반도체층 위의 일부에 제1 중간 전극편을 형성하는 제1 중간 전극편 적층 공정과,상기 제1 유기 반도체층 및 상기 제1 중간 전극편 위에, 제2 유기 반도체층을 형성하는 제2 유기 반도체층 적층 공정과,상기 제2 유기 반도체층 위의 일부에, 상기 제1 중간 전극편과 함께 상기 소스 전극 및 드레인 전극을 서로 보완하여 피복하도록, 제2 중간 전극편을 형성하는 제2 중간 전극편 적층 공정과,상기 제2 유기 반도체층 및 제2 중간 전극편 위에, 제3 유기 반도체층을 형성하는 제3 유기 반도체층 적층 공정을 포함하고,상기 제2 및 제3 유기 반도체층 적층 공정에 있어서, 형성된 유기 반도체를 연화시켜 상기 중간 전극편을 매립하는 매립 공정을, 포함하는 것을 특징으로 하는 유기 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 매립 공정은, 상기 제1 유기 반도체층을 그 유리 전이점 이상 융점 이하의 온도로 가열하는 것을 특징으로 하는 유기 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 유기 반도체층은, 증착에 의해 형성되는 것을 특징으로 하는 유기 반도체 소자의 제조 방법.
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