KR20050025074A - 제어·감시 신호 전송 시스템 - Google Patents

Abstract

중개국은 소정의 피제어장치로부터 전송된 감시신호를 미리 대응된 피제어장치로의 제어신호로서 전송한다. 중개입력부는 클록의 1주기마다, 데이터 신호선을 전송되는 신호에 중첩된 전류신호로 이루어지는 감시신호를 추출한다. 중개국 출력부는 클록의 1주기마다, 감시신호를 제어신호로서 집어넣고, 상기 감시신호의 추출된 주기와 동일한 주기로, 펄스폭 변조된 전압 신호로 이루어지는 제어신호를 데이터 신호선에 출력한다.

Description

제어·감시 신호 전송 시스템{CONTROLING AND MONITORING SIGNAL TRANSMITTING SYSTEM}

발명의 배경

본 발명은 제어·감시 신호 전송 시스템에 관한 것으로, 특히, 제어부 및 페어런트국 대신에 중개국을 설치한 간이한 구성에 의해, 중개국으로부터의 병렬인 제어신호로 변환하여 전송하여 떨어진 위치에 있는 기기의 피제어부측에서 직·병렬 변환하여 기기를 구동하고, 기기의 상태를 검출하는 센서부의 감시 신호를 병·직렬 변환하여 중개국측으로 전송하여 직·병렬 변환을 행하여 중개국으로 공급하고, 전원 신호를 중첩한 클록신호에 상기 감시신호 및 제어신호를 중첩하는 제어·감시 신호 전송 시스템에 관한 것이다.

관련 기술의 설명

시퀀스 컨트롤러, 프로그래머블 컨트롤러, 컴퓨터 등의 제어부로부터 제어신호를 송신하여 떨어진 위치에 있는 다수의 피제어기기(예를 들면, 모터, 솔레노이드, 전자밸브, 릴레이, 사이리스터, 램프 등)를 구동제어하는 동시에 각 기기의 상태를 검출하는 센서부(리드 스위치, 마이크로 스위치, 가압 버튼 스위치 등의 온, 오프의 상태)로부터의 감시신호를 전송하여 제어부에 공급하는 것은 자동 제어의 기술분야에서 널리 사용되고 있다.

이러한 기술에 있어서, 제어부와 피제어부 사이 및 제어부와 센서부의 상호의 접속을 위해 종래에는 전원선, 제어신호선, 어스선 등의 복수의 선을 사용하여 배선하였기 때문에, 최근의 피제어장치의 소형화에 동반하여 기기의 고밀도의 배치를 행함에 있어서 배선 작업이 곤란해지고, 배선 공간이 적어지며, 비용이 든다는 문제가 있었다.

이러한 문제를 해결하기 위해서, 여러 가지 방식이 제안되어 있다(일본 특개평01-072623호, 일본 특개평01-089839호, 일본 특개평03-006997호). 예를 들면, 일본 특개평03-006997호에 기재된 발명에 따르면, 페어런트국에 입력 유닛과 출력유닛을 접속하고, 페어런트국으로부터 전원에 중첩한 클록신호를 공통의 데이터 신호선에 출력함으로써 제어부와 피제어부 및 센서부간의 쌍방향의 고속의 신호 전송을 간이한 구성으로 실현할 수 있었다. 즉, 적은 선로에 의해 구성할 수 있어, 배선의 비용이 염가로 되고, 차일드국의 접속배치를 간단하게 할 수 있고, 각 차일드국에 대한 어드레스의 할당을 임의로 행할 수 있고, 따라서, 차일드국의 추가, 삭제를 필요한 위치에서 자유롭게 행할 수 있었다.

또한, 이러한 방식을 발전시킨 것으로서, 「제어·감시 신호 전송 시스템」이 제안되어 있다(일본 특개평2003-199178호). 이 발명에 따르면, 제어부로부터 피제어부로의 신호(이하, 제어신호)와 센서부로부터 제어부로의 신호(이하, 감시신호)를 클록신호에 중첩할 수 있다. 즉, 제어신호와 감시신호를 데이터 신호선에 출력하고, 또한, 이들을 동시에 쌍방향으로 전송할 수 있다. 이 결과, 데이터 신호선에 있어서 제어신호 또는 감시신호를 전송하는 기간을 따로따로 설치할 필요를 없앨 수 있고, 신호 전송의 속도(레이트)를 종래의 2배로 고속화할 수 있고, 피제어장치의 작은 배선 공간에도 제어신호를 전송하여 감시신호를 얻을 수 있다.

일본 특개평2003-199178호에 기재된 발명 「제어·감시 신호 전송 시스템」에 의하면, 극히 광범한 요구에 따라서, 여러 현장에서, 페어런트국과 차일드국 사이에서 제어신호와 감시신호를 전송할 수 있다. 그러나, 예를 들면 2개의 데이터 신호선에 전원을 중첩함으로써 2개의 전원선까지도 생략하는 것이 요구되는 현장에서는 대부분의 경우, 소규모의 시스템이 요구되는 경우가 많다.

이러한 요구에 대하여 본 발명자가 검토한 바, 소규모인 시스템이 요구되는 경우, 입력신호(감시신호)를 원격의 출력장치(피제어장치)로 단순히 1대1로 대응시켜 전송하는 시스템, 즉, 간이한 구성으로, 보수 등이 용이하고, 또한, 염가인 시스템이 요구되는 경우가 많은 것을 알았다.

그래서, 본 발명자가 검토한 바, 상술한 바와 같이 입력과 출력을 클록의 동일 주기에 있어서 단순히 1대1로 대응시켜 전송함으로써, 제어부 및 페어런트국으로 바뀌는 간이한 구성을 채용하는 것이 가능해져, 이로써 소규모이고 보수가 용이하고 염가인 시스템이 실현되는 것을 알았다. 또한, 이러한 경우에 있어서, 클록의 동일 주기를 입력기간 및 이것에 계속되는 출력기간으로 구별하여, 상술한 입력 및 출력을, 각각, 입력기간 및 출력기간에 중첩시켜 전송함으로써, 제어부 및 페어런트국으로 바뀌는 간이한 구성을 채용하는 것이 가능해지고, 이로써 소규모이며 보수가 용이하고 염가의 시스템을 실현할 수 있는 것을 알았다.

발명의 개요

본 발명은 제어부 및 페어런트국 대신에 중개국을 설치한 간이한 구성에 의해, 전원을 중첩한 클록신호에, 감시신호 및 제어신호를 중첩하는 제어·감시 신호 전송 시스템을 제공하는 것을 목적으로 한다.

또한, 본 발명은 제어부 및 페어런트국 대신에 중개국을 설치한 간이한 구성에 의해, 전원을 중첩한 클록신호의 입력기간 및 출력기간에, 각각, 감시신호 및 제어신호를 중첩하는 제어·감시 신호 전송 시스템을 제공하는 것을 목적으로 한다.

본 발명의 제어·감시 신호 전송 시스템은 각각이 피제어부 및 상기 피제어부를 감시하는 센서부를 포함하는 복수의 피제어장치로 이루어지고, 복수의 피제어장치에 공통의 데이터 신호선을 통해, 제어신호를 피제어부에 전송하고 또한 센서부로부터의 감시신호를 전송한다. 그리고, 데이터 신호선에 접속되고, 소정의 피제어장치로부터 전송된 감시신호를 미리 대응된 피제어장치로의 제어신호로서 전송하는 중개국과, 복수의 피제어장치에 대응하여 설치되고, 데이터 신호선 및 대응하는 피제어장치에 접속되는 복수의 차일드국을 구비한다.

본 발명의 제어·감시 신호 전송 시스템은 상술한 구성에 더하여, 또한, 중개국이, 소정 주기의 클록에 동기한 소정의 타이밍 신호를 발생하기 위한 타이밍 발생수단과, 중개국 입력부와, 중개국 출력부를 구비한다. 중개국 입력부는 타이밍 신호의 제어하에서, 클록의 1주기마다, 데이터 신호선을 전송되는 직렬의 펄스형 전압 신호에 중첩된 감시신호를 추출한다. 중개국 출력부는 타이밍 신호의 제어하에서, 감시신호를 제어신호로서 집어넣고, 클록의 1주기마다, 제어신호의 각 데이터의 값에 따라서 제어신호를 직렬의 펄스형 전압 신호에 중첩하고, 감시신호의 추출된 주기와 동일한 주기로, 데이터 신호선에 출력한다. 또한, 복수의 차일드국이, 각각, 차일드국 입력부와 차일드국 출력부를 구비한다. 차일드국 입력부는 타이밍 신호의 제어하에서, 대응하는 상기 센서부의 값에 따라서 감시 데이터 신호를 형성하고, 이것을 감시신호의 데이터의 값으로서, 직렬의 펄스형 전압 신호의 소정의 위치에 중첩한다. 차일드국 출력부는 타이밍 신호의 제어하에서, 클록의 1주기마다, 직렬의 펄스형 전압 신호의 제어 데이터 신호의 각 데이터의 값을 추출하고, 상기 각 데이터의 값 중의 상기 차일드국에 대응하는 데이터를 대응하는 피제어부에 공급한다.

또한, 본 발명의 제어·감시 신호 전송 시스템은 상술한 구성에 더하여, 또한, 중개국이, 소정의 주기의 클록에 동기한 소정의 타이밍 신호를 발생하기 위한 타이밍 발생수단과, 중개국 입력부와, 중개국 출력부를 구비한다. 중개국 입력부는 타이밍 신호의 제어하에서, 클록의 1주기마다, 상기 주기를 적어도 입력기간 및 이것에 계속되는 출력기간으로 구분한 경우에 있어서의 입력기간에 있어서, 데이터 신호선을 전송하는 펄스형 전압 신호에 중첩된 감시 데이터 신호를 추출한다. 중개국 출력부는 타이밍 신호의 제어하에서, 감시신호를 제어신호로서 집어넣고, 클록의 1주기마다, 출력기간에 있어서, 제어 데이터 신호를 직렬의 펄스형 전압 신호에 중첩하여 데이터 신호선에 출력한다. 또, 복수의 차일드국이, 각각, 차일드국 입력부와 차일드국 출력부를 구비한다. 차일드국 입력부는 타이밍 신호의 제어하에서, 대응하는 센서부의 값에 따라서 감시 데이터 신호를 형성하고, 이것을 감시신호의 데이터의 값으로서, 직렬의 펄스형 전압 신호의 소정의 위치의 클록의 입력기간에 중첩한다. 차일드국 출력부는 타이밍 신호의 제어하에서, 클록의 1주기마다, 그 출력기간에 중첩된 직렬의 펄스형 전압 신호의 제어 데이터 신호의 각 데이터의 값을 추출하고, 상기 각 데이터의 값 중의 상기 차일드국에 대응하는 데이터를 대응하는 피제어부에 공급한다.

본 발명의 제어·감시 신호 전송 시스템에 의하면, 제어부 및 페어런트국 대신에 중개국을 설치한다. 이 중개국이, 센서부로부터의 입력신호(감시신호)를, 원격의 피제어부(출력장치)로의 제어신호로서, 클록의 동일 주기에 있어서, 단순히 1대1로 대응시켜 전송하고, 또한, 전원도 중첩하고, 전력선을 불필요로 한다.

또한, 본 발명의 제어·감시 신호 전송 시스템에 의하면, 제어부 및 페어런트국 대신에 중개국을 설치한다. 이 중개국이, 클록의 동일 주기에 있어서, 상기 주기를 입력기간 및 이것에 계속되는 출력기간으로 구별하여, 센서부로부터의 입력신호(감시신호) 및 원격의 피제어부(출력장치)로의 제어신호를, 각각, 입력기간 및 출력기간에 중첩시켜 전송하고, 또한, 전원도 중첩하고, 전력선을 불필요로 한다.

이상에 의해, 본 발명에 따르면, 제어부 및 페어런트국으로 바뀌는 간이하고 또한 소규모이고 보수가 용이하고 염가인 제어·감시 신호 전송 시스템을 실현하고, 그 후에, 상기 시스템에 있어서, 피제어부 및 센서부간의 (사실상의) 쌍방향의 고속 신호 전송을 실현할 수 있고, 감시신호와 제어신호를 공통의 데이터 신호선에 출력하고 또한 이들을 쌍방향으로 전송할 수 있다. 즉, 간이하고 또한 소규모이고 보수가 용이하고 염가인 제어·감시 신호 전송 시스템에 있어서, 공통의 데이터 신호선에 있어서 감시신호 또는 제어신호를 전송하는 기간을 따로따로 설치할 필요를 없애고, 그 제어장치의 작은 배선 공간에도 감시신호를 전송하여 제어신호를 전송할 수 있다.

도 1, 도 4 및 도 5는 본 발명의 기본 구성도이고, 도 2 및 도 3은 본 발명의 신호 전송 설명도이다. 특히, 도 1은 본 발명의 제어·감시 신호 전송 시스템의 구성을 도시하고, 도 4는 그 중개국의 구성을 도시하고, 도 5는 그 차일드국의 구성을 도시한다.

제어·감시 신호 전송 시스템은 도 1에 도시하는 바와 같이, 각각이 피제어부(16) 및 피제어부(16)를 감시하는 센서부(17)를 포함하는 복수의 피제어장치(12)로 이루어진다. 따라서, 이 제어·감시 신호 전송 시스템은 예를 들면 시퀀스 컨트롤러, 프로그래머블 컨트롤러, 컴퓨터 등으로 이루어지는 제어부를 구비하지 않는다. 피제어부(16)와 센서부(17)를 피제어장치(12)라고 한다. 피제어부(16)는 피제어장치(12)를 구성하는 여러 가지의 부품, 예를 들면, 액추에이터, (스테핑)모터, 솔레노이드, 전자밸브, 릴레이, 사이리스터, 램프 등으로 이루어진다. 센서부(17)는 대응하는 피제어부(16)에 따라서 선택되고, 예를 들면, 리드 스위치, 마이크로 스위치, 가압버튼 스위치 등으로 이루어지고, 온, 오프의 상태(2진 신호)를 출력한다.

제어·감시 신호 전송 시스템은 복수의 피제어장치(12)에 공통의 데이터 신호선을 통해, 제어신호를 피제어부(16)에 전송하고, 또한, 센서부(17)로부터의 감시신호(센서신호)를 전송한다. 데이터 신호선의 위를 전송되는 감시신호 및 제어신호는 시리얼(직렬) 신호이다. 데이터 신호선은 제 1 및 제 2 데이터 신호선(D+ 및 D-)으로 이루어진다. 제 1 데이터 신호선(D+)과 제 2 데이터 신호선(D-)의 선간은 후술하는 바와 같이, 전원전압(Vx)의 공급, 클록신호(CK)의 공급, 및, 감시신호 및 제어신호의 (사실상의) 쌍방향의 전송에 사용된다.

이 예는 복수의 차일드국(11)의 각각으로의 전원전압(Vx)의 공급을 위한 전력선(P)(24V의 전력선 및 0V의 전력선) 및 로컬 전원을 구비하고 있지 않다. 후술하는 바와 같이, 복수의 차일드국(11)의 전원의 공급은 클록신호에 중첩된 전원신호에 의한다. 이 전원신호의 전력 용량은 복수의 차일드국(11)의 각각이 충분히 동작할 수 있는 것으로 된다.

이러한 신호 전송을 위해, 도 1에 도시하는 바와 같이, 제어·감시 신호 전송 시스템은 중개국(13)과, 복수의 차일드국(11)을 구비한다. 중개국(13)은 데이터 신호선에 접속된다. 중개국(13)은 주지의 제어·감시 신호 전송 시스템에 있어서의 페어런트국 처럼 제어부로부터의 제어신호를 집어넣거나 제어부로 감시신호를 송출하지 않고, 이것 대신에, 소정의 피제어장치(12)(의 센서부(17))로부터 전송된 감시신호를 미리 대응된 피제어장치(12)(의 피제어부(16))로의 제어신호로서 전송할 뿐이고, 이 점에서 주지의 페어런트국과는 다른 구성을 갖는다(도 4 참조). 복수의 차일드국(11)은 복수의 피제어장치(12)에 대응하여 설치되고, 임의의 위치에서 데이터 신호선에 접속되고, 또한, 대응하는 피제어장치(12)에 접속된다. 복수의 차일드국(11)은 각각, 차일드국 출력부(14)와 차일드국 입력부(15)를 구비한다. 차일드국 출력부(14)와 차일드국 입력부(15)를 차일드국(11)이라고 한다. 차일드국 출력부(14) 및 차일드국 입력부(15)는 각각, 피제어부(16) 및 센서부(17)에 대응한다. 도 1에 도시하는 바와 같이, 차일드국 입력부(15) 및 차일드국 출력부(14)에 입력 및 출력되는 감시신호 및 제어신호는 복수 비트의 패럴랠(병렬) 신호이다. 차일드국 출력부(14)가 제어신호에 대한 직렬/병렬 변환을 하여, 차일드국 입력부(15)가 감시신호에 대한 병렬/직렬 변환을 한다.

중개국(13)은 도 4에 도시하는 바와 같이, 중개국 출력부(135)와, 중개국 입력부(139)를 구비한다. 중개국(13)은 발진기(OSC; 131), 타이밍 발생수단(132), 중개국 어드레스 설정수단(133)을 구비한다. 타이밍 발생수단(132)은 발진기(131)가 출력하는 발진 출력에 기초하여, 소정 주기의 클록(CK)에 동기한 소정의 타이밍 신호를 발생한다. 즉, 타이밍 발생수단(132)은 발생한 클록(CK)에 전원전압(Vx)을 중첩한다. 이 때문에, 타이밍 발생수단(132)은 미리 정해진 일정한 레벨의 전원전압(Vx)을 발생하기 위한 전원수단(1313)을 구비한다. 예를 들면, 듀티비 50%로, 클록(CK)의 1주기의 전반이 「고전위의 로우레벨(예를 들면, 19V)」로 되고, 후반이 전원전압(Vx; 예를 들면, 24V)의 레벨로 된다. 이 전원전압을 포함하는 클록(CK)은 후술하는 바와 같이, 레벨 변환된 후에, 단자(13a 및 13b)에 출력되고, 제 1 데이터 신호선(D+) 및 제 2 데이터 신호선(D-)에 공급된다. 즉, 양자간이 상대적인 전위차로서 출력된다. 전원수단(1313)은 실제로는 라인 드라이버(137)에 접속된다. 타이밍 발생수단(132)이 출력하는 전원전압을 포함하는 클록(CK)은 실제로는 중개국 출력부(135) 및 중개국 입력부(139)에 입력된다.

제 1 및 제 2 데이터 신호선(D+ 및 D-)상의 신호는 중개국 입력부(139)에 들어간다. 중개국 입력부(139)는 감시신호 검출수단(1311), 감시 데이터 추출수단(1310)을 구비한다. 감시신호 검출수단(1311)은 제 1 및 제 2 데이터 신호선(D+ 및 D-)상의 전류신호를 집어넣고, 이것에 중첩되어 있는 감시 데이터 신호(전류신호)를 검출하여 출력한다. 감시 데이터 추출수단(1310)은 이 검출 출력을, 타이밍 발생수단(132)으로부터의 전원전압을 포함하는 클록(CK)에 동기시켜(파형 정형하여) 출력한다. 즉, 감시 데이터 추출수단(1310)은 이 감시 데이터 신호로 이루어지는 직렬의 데이터열을, 제어 데이터 신호 발생수단(136)에 출력한다.

도 2에 도시하는 바와 같이, 중개국 입력부(139)는 타이밍 신호의 제어하에서, 클록(CK)의 1주기마다, 데이터 신호선을 전송하는 직렬의 펄스형 전압 신호에 중첩된 감시 데이터 신호를 전류신호(Iis)의 유무로서 검출한다. 이 때문에, 상세하게는 후술하지만, 검출의 트리거가 되는 신호(Dick)가 타이밍 발생수단(132)에 의해 형성된다. 신호(Dick)는 클록(CK)으로부터 그 상승이 1/4주기(1/4t0, t0은 클록(CK)의 1주기)만큼 지연한 펄스이다. 이로써, 직렬의 감시신호의 각 데이터의 값을 추출하고, 이것을 감시신호로 변환하여, 제어 데이터 신호 발생 수단(136)에 입력한다. 따라서, 예를 들면 감시 데이터 신호의 데이터의 값이 「0011」인 경우, 감시신호 검출수단(1311)의 출력(검출 전류)은 도 2와 같아진다. 또, 후술하는 바와 같이, Ith는 도 8의 감시신호 검출수단(1311)의 임계치 전류이고, Iis는 감시 데이터 신호이다. Ith는 Iis보다 작은 값으로 된다.

즉, 신호(Dick)의 상승 타이밍으로, 바꾸어 말하면, 클록(CK)의 각각의 1주기에 있어서의 1/4t0을 경과한 타이밍으로, 감시신호의 유무(온/오프)가 검출된다. 상기 타이밍으로, 감시신호인 전류(Iis)가 Ith보다 작으면(2진 신호의) 오프 또는 「0」이고, 크면 (2진 신호의) 온 또는「1」이다.

이상과 같이, 복수의 차일드국(11)에 분배되어야 할 제어신호를 1개의 중개국(13)으로부터 시리얼 신호(직렬의 펄스형 전압 신호)로서 데이터 신호선상을 전송하기 때문에, 상기 분배의 수단으로서, 어드레스 카운트 방식이 사용된다. 즉, 차일드국(11)에 송신(분배)해야 할 제어 데이터 신호의 데이터의 총수는 미리 알 수 있다. 그래서, 모든 제어 데이터 신호의 데이터의 각각에, 1개의 어드레스가 할당된다. 차일드국(11)은 직렬의 펄스형 전압 신호로부터 클록(CK)을 추출하여 그 수를 카운트하고, 자국(自局)이 수신해야 할 제어 데이터 신호의 데이터에 할당된(1또는 복수의) 어드레스의 경우에, 그 시점의 직렬의 펄스형 전압 신호의 데이터의 값을, 제어신호로서 집어넣는다. 또, 중개국(13)에도, 엔드 신호 형성을 위해, 최종 어드레스가 할당된다.

어드레스의 카운트를 위한 최초 및 최후를 결정하기 위해서, 각각, 스타트 신호 및 엔드 신호가 형성된다. 중개국(13)은 타이밍 발생수단(132)에 의해, 직렬의 펄스형 전압 신호의 출력에 앞서서, 스타트 신호를 형성하여 제 1 데이터 신호선(D+)에 출력한다. 스타트 신호는 제어신호와 식별 가능하도록 클록(CK)의 1주기보다 긴 신호로 된다. 또한, 중개국 어드레스 설정수단(133)은 상기 중개국(13)에 할당된 어드레스를 보유한다. 중개국(13)은 직렬의 펄스형 전압 신호로부터 추출한 클록(CK)을 카운트하여 미리 자기에게 할당된 어드레스를 추출하고, 그 시점에서 엔드 신호를 제 1 데이터 신호선(D+)에 출력한다. 엔드 신호는 클록(CK)의 1주기보다 길고 스타트 신호보다 짧은 신호로 된다.

한편, 중개국 출력부(135)는 제어 데이터 신호 발생수단(136), 라인 드라이버(137)를 구비한다. 제어 데이터 신호 발생수단(136)은 제어부(본 발명에서는 설치되지 않는다)로부터의 데이터가 아닌, 데이터 감시 데이터 추출수단(1310)으로부터의 직렬의 데이터열의 각 데이터의 값을 전원전압을 포함하는 클록(CK)에 중첩한다. 제어 데이터 신호 발생수단(136)의 출력은 출력회로인 라인 드라이버(137)를 통해, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상에 출력된다.

도 2에 도시하는 바와 같이, 중개국 출력부(135)는 타이밍 신호의 제어하에서, 클록(CK)의 1주기(t0)마다, 제어 데이터 신호의 각 데이터의 값에 따라서, 소정의 전원전압(Vx)의 레벨 이외의 레벨의 기간과 이것에 계속되는 전원전압(Vx)의 레벨의 기간과의 듀티비를 변경함으로써, 제어 데이터 신호를 직렬의 펄스형 전압 신호로 변환하고, 데이터 신호선에 출력한다.

전원전압(Vx)의 레벨 이외의 레벨은 전원전압보다는 (절대치가) 작고 다른 회로부분에 있어서의 하이레벨 신호보다도 (절대치가) 큰 레벨, 예를 들면 「고전위의 로우레벨」이다. Vx=24V의 경우에 있어서, 「고전위의 로우레벨」은 예를 들면 19V 이다. 즉, 다른 회로부분(예를 들면 CM0S 논리의 회로부분)에 있어서의 CM0S 하이레벨 신호 5V보다도 충분히 크다. 클록 즉 펄스형 전압의 하이레벨과 로우레벨의 전위차(Vs)는 5V이므로, 임계치를 그 중간치(D-)를 기준레벨로 하면 21.5V)로 함으로써, 이들은 충분히 식별할 수 있다. 바꾸어 말하면, 전위차(Vs)는 다른 회로부분(예를 들면 CM0S 논리의 회로부분)에 있어서의 CM0S 논리 진폭과 동일하다. 따라서, 직렬의 펄스형 전압 신호는 듀티비 50%로 전위차(Vs)의 클록을 그대로 레벨 시프트하고, 제어 데이터 신호에 따라서 펄스폭 변조한 것으로 생각하면 좋다. 한편, 이 펄스폭 변조되어 고전위로 진폭 제한된 클록에 의하면, 전송되는 평균 전력에 의해 실현되는 평균 전원 전압은 도 2에 일점쇄선으로 도시하는 바와 같이, 대략 상기 진폭의 중심치인 +21.5V라는 대단히 높은 값이 된다. 따라서, 상술한 바와 같이 전력선(P) 등을 생략하더라도, 복수의 차일드국(11)의 각각이 동작하는 데 충분한 전력 용량을 이들에 전송할 수 있다.

데이터 신호상의 직렬의 펄스형 전압 신호를 이와 같이 변화시키기 위해서는 2개의 수단이 있다. 제 1 수단에 의하면, 제어 데이터 신호의 값에 따라서, 제 1 데이터 신호선(D+)의 전위는 최고 전위의 전원 전압(Vx=24V)과 「고전위의 로우레벨」인 19V의 사이에서 진동되고, 제 2 데이터 신호선(D-)의 전위는 그랜드 레벨로 된다. 또, 제 1 데이터 신호선(D+)의 전위를 0V와-5V의 사이에서 진동시키고, 제 2 데이터 신호선(D-)의 전위를 최저전위의 -24V로 하여도 좋다. 제 2 수단에 의하면, 제어 데이터 신호의 값에 따라서, 제 1 데이터 신호선(D+)의 전위는 최고전위의 그랜드 레벨로 되고, 제 2 데이터 신호선(D-)의 전위는 최저전위의 전원전압(Vx=-24V)과 「고전위의(절대치가 크다) 로우레벨」인 -19V와의 사이에서 진동된다. 또, 제 1 데이터 신호선(D+)의 전위를 최고전위의 +24V로 하고, 제 2 데이터 신호선(D-)의 전위를 +5V와 0V의 사이에서 진동시켜도 좋다. 도 9의 파형도는 이 예에 의한다. 어떠한 것에 의해서도, 제 1 및 제 2 데이터 신호선(D+ 및 D-) 사이의 상대적인 전위차는 상술한 바와 같아진다.

또, 종래는 전원전압(Vx)은 동일하게 24V이지만, 제어신호를 진폭 변조한 진폭이 12V와 0V의 2진이었다. 이 때문에, 종래의 클록에 의해 전송되는 평균전력에 의해 실현되는 평균 전원전압은 12V 이하라는 낮은 값이 된다. 따라서, 종래는 전력선(P) 등을 생략하여 버리면, 모든 차일드국(11)을 동작시킬 수는 없으며, 차일드국(11)의 수를 제한할 수밖에 없었다. 그러나, 이것은 현실적이지 않기 때문에, 실제로는, 차일드국(11)의 수를 제한하지 않고서, 전력선(P) 등을 설치하지 않을 수 없었다.

도 2에 있어서, 중개국 출력부(135)는 예를 들면, 제어 데이터 신호의 데이터의 값이 「0」인 경우에는 상기 클록의 앞의 3/4주기를 「고전위의 로우레벨」로 하고, 상기 클록의 뒤의 1/4주기를 전원전압(Vx)의 레벨로 한다. 또한, 「1」의 경우에는 상기 클록의 앞의 1/4주기를 「고전위의 로우레벨」로 하고, 상기 클록의 후의 3/4주기를 전원전압(Vx)의 레벨로 한다. 즉, 제어 데이터 신호의 데이터의 값에 따라서, 클록의 듀티비가 변경된다. 이로써, 병렬의 제어 데이터 신호를 직렬의 펄스형 전압 신호로 변환하여, 데이터 신호선에 출력한다. 따라서, 예를 들면 제어 데이터 신호의 데이터의 값이 「0011」인 경우, 제어 데이터 신호 발생수단(136)의 출력은 도 2와 같아진다(후술하는 감시 데이터 신호를 제외한 것으로 된다). 또, 어드레스(입출력 어드레스)는 클록(CK)의 1주기마다 할당된다.

즉, 신호(Dick)의 상승 타이밍에서, 바꾸어 말하면, 클록(CK)의 각각의 1주기에 있어서의 1/4t0을 경과한 타이밍에서, 감시신호의 온 또는 오프에 따라서 제어신호가 온 또는 오프로 된다. 즉, 제어신호의 펄스폭 변조를 한다. 상기 타이밍으로, 감시신호가 오프이면, 신호(Pck)(따라서, 데이터 신호선(D+ 및 D-)로의 출력신호)의 펄스폭(「고전위의 로우레벨」즉 19V의 기간)을 길게 한다. 즉, 상기 주기의 나머지의 기간도 「고전위의 로우레벨」로 하고, 결과로서, 펄스폭을 3/4t0으로 한다. 상기 타이밍에서, 감시신호가 온(Iis가 25 mA 이상)이면, 펄스폭을 짧게 한다. 즉, 상기 주기의 나머지의 기간을 전원전위(Vx)로 하고, 결과로서, 펄스폭을 1/4t0으로 한다.

또, 제어신호에 대한 펄스폭 변조의 펄스폭은 여러 가지로 선택할 수 있다. 예를 들면, 상술한 예와는 반대로, 감시신호가 오프이면, 펄스폭을 짧게 하고(1/4t0으로 하여), 감시신호가 온이면, 펄스폭을 길게 하도록(3/4t0으로 한다) 하여도 좋다.

따라서, 이 제어·감시 신호 전송 시스템에 있어서는 도 2에 도시하는 바와 같이, 클록(CK)의 1주기(t0)마다, 상기 주기를 적어도 입력기간(i) 및 이것에 계속되는 출력기간(o)으로 구분한다. 중개국 입력부(139)는 입력기간에 있어서, 데이터 신호선(D+, D-)을 전송되는 신호에 중첩된 감시 데이터 신호를 추출한다. 중개국 출력부(135)는 감시신호를 제어신호로서 집어넣고, 출력기간에 있어서, 제어 데이터 신호를 직렬의 펄스형 전압 신호에 중첩하여 데이터 신호선(D+, D-)에 출력한다. 즉, 상세하게는 도 12a를 참조하여 후술하지만, 이 예는 전원전압(Vx)을 포함하는 클록에, 그 주기의 선두의 1/4t0의 입력기간(i)에 있어서 전류신호(I)로 이루어지는 감시신호를 중첩하고, 다음의 1/2t0의 출력기간(o)에 있어서 펄스폭 변조(PWM)한 제어신호를 중첩한 예이다.

차일드국 입력부(15)는 도 5에 도시하는 바와 같이, 전원전압 발생수단(CV; 150), 라인 리시버(151), 제어 데이터 신호 추출수단(152), 차일드국 어드레스 설정수단(153), 어드레스 추출수단(154), 입력 데이터부(155), 감시 데이터 신호 발생수단(156), 라인 드라이버(157)를 구비한다.

전원전압 발생수단(150) 내지 어드레스 추출수단(154)은 도 5로부터도 알 수 있는 바와 같이, 전원전압 발생수단(140) 내지 어드레스 추출수단(144)과 거의 동일한 구성이며, 거의 동일한 동작을 한다. 전원전압 발생수단(150)은 상술한 전원전압 발생수단(140)과 동일하게, 상기 차일드국 입력부(15)를 구성하는 회로를 전기적으로 구동하고, 대응하는 피제어장치(12)의 센서부(17)를 전기적으로 구동하는 일정 레벨의 전원전압, 즉, 출력(Vcg(19V)) 및 출력(Vcp(24V))을, 제 1 및 제 2 데이터 신호선(D+ 및 D-)으로부터 발생한다.

입력 데이터부(155)는 대응하는 센서부(17)로부터 입력된 1 또는 복수의 (비트의) 데이터의 값으로 이루어지는 감시신호를 보유한다. 입력 데이터부(155)는 어드레스 추출수단(154)으로부터 어드레스가 입력되면, 보유하고 있는 1 또는 복수의 데이터의 값을, 미리 정해진 순서로 직렬의 신호로서 감시 데이터 신호 발생수단(156)에 출력한다. 즉, 입력 데이터부(155)는 감시신호에 대한 병렬/직렬 변환을 한다. 감시 데이터 신호 발생수단(156)은 감시신호의 데이터의 값에 따라서, 감시 데이터 신호를 출력한다. 감시 데이터 신호 발생수단(156)이 출력하는 감시 데이터 신호는 출력회로인 라인 드라이버(157)에 의해, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상에 출력된다. 따라서, 감시 데이터 신호는 그 시점에서, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상에 출력되고 있는 제어신호의 데이터의 값에 중첩된다. 즉, 감시 데이터 신호는 직렬의 펄스형 전압 신호의 상기 차일드국(11)에 대응하는 데이터의 위치에 중첩된다. 바꾸어 말하면, 동일 어드레스의 제어신호의 데이터의 값에, 동일 어드레스의 감시신호의 데이터의 값이 중첩된다.

도 2에 도시하는 바와 같이, 차일드국 입력부(15)는 타이밍 신호의 제어하에서, 대응하는 센서부(17)의 값에 따라서, 전원전압과 다른 2진 레벨로 이루어지는 감시 데이터 신호를 형성하고, 이것을 감시신호의 데이터의 값으로서, 직렬의 펄스형 전압 신호의 소정의 위치에 중첩한다. 예를 들면, 감시 데이터 신호의 데이터의 값이 「1」인 경우에는 상기 클록(CK)의 1주기에 있어서 소정 위치에, 감시 데이터 신호가 형성되어 중첩되고, 「0」인 경우에는 감시 데이터 신호가 형성되지 않고 중첩되어 있지 않다. 따라서, 예를 들면 감시 데이터 신호의 데이터의 값이「0011」인 경우, 라인 드라이버(157)에 의한 감시 데이터 신호의 중첩의 결과, 상술한 바와 같이, 감시신호 검출수단(1311)의 출력(검출 전류)은 도 2와 같아진다.

한편, 차일드국 출력부(14)는 도 5에 도시하는 바와 같이, 전원전압 발생수단(CV; 140), 라인 리시버(141), 제어 데이터 신호 추출수단(142), 차일드국 어드레스 설정수단(143), 어드레스 추출수단(144), 출력 데이터부(145)를 구비한다.

전원전압 발생수단(CV; 140)은 일정 레벨의 전원전압을, 데이터 신호선으로부터 발생한다. 즉, 제 1 및 제 2 데이터 신호선(D+ 및 D-)의 전압을 주지의 수단에 의해 평활하여 안정화함으로써, 안정화된 출력(Vcg(19V) 및 Vcp(24V))을 얻는다. 출력(Vcg(19V))은 출력(Vcp(24V))을 기준전압으로 한 경우에, 이것에 대하여, 5V의 전원전압(Vcc에 상당한다)이 된다. 이 전원전압은 상기 차일드국 출력부(14)에 부수하는 소비전력의 회로(예를 들면, LED 표시회로)를 전기적으로 구동하기 위해서, 및, 대응하는 피제어장치(12)의 피제어부(16)를 전기적으로 구동하기 위해서 사용된다. 즉, 도시하지 않지만, 전원전압 발생수단(140)이 피제어부(16)에 그 전원을 공급한다.

입력회로인 라인 리시버(141)는 제 1 및 제 2 데이터 신호선(D+ 및 D-)상을 전송되는 신호를 집어넣어 제어 데이터 신호 추출수단(142)에 출력한다. 제어 데이터 신호 추출수단(142)은 상기 신호로부터 제어 데이터 신호를 추출하고, 어드레스 추출수단(144) 및 출력 데이터부(145)에 출력한다. 차일드국 어드레스 설정수단(143)은 상기 차일드국 출력부(14)에 할당된 자국 어드레스를 보유한다. 어드레스 추출수단(144)은 차일드국 어드레스 설정수단(143)에 보유된 자국 어드레스와 일치하는 어드레스를 추출하고, 출력 데이터부(145)에 출력한다. 출력 데이터부(145)는 어드레스 추출수단(144)으로부터 어드레스가 입력되면, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상을 전송되는 (직렬) 신호 중에서 상기 시점에서 보유하고 있는 1 또는 복수의 데이터의 값을, 병렬의 신호로서 대응하는 피제어부(16)에 출력한다. 즉, 출력 데이터부(145)는 제어신호에 대한 직렬/병렬 변환을 한다.

도 2에 도시하는 바와 같이, 차일드국 출력부(14)는 타이밍 신호의 제어하에서, 클록(CK)의 1주기마다, 직렬의 펄스형 전압 신호의 전원전압의 레벨 이외의 레벨(「고전위의 로우레벨」)의 기간과 이것에 계속되는 전원전압(Vx)의 레벨의 기간과의 듀티비를 식별한다. 이로써, 제어 데이터 신호의 각 데이터의 값을 추출하고, 상기 각 데이터의 값 중의 상기 차일드국에 대응하는 데이터를 대응하는 피제어부(16)에 공급한다. 예를 들면, 상기 클록(CK)의 앞의 3/4 주기가 「고전위의 로우레벨」인 경우에는 원래의 제어 데이터 신호의 데이터의 값으로서 「0」이, 1/4이 「고전위의 로우레벨」인 경우에는 원래의 제어 데이터 신호의 데이터의 값으로서 「1」이, 각각, 추출된다. 따라서, 예를 들면 직렬의 펄스형 전압 신호가 도 2와 같은 경우, 제어 데이터 신호의 데이터의 값「0011」이 추출된다. 그리고, 차일드국 출력부(14)는 상기 각 데이터의 값 중의 상기 차일드국(11)에 대응하는 데이터를 대응하는 피제어부(16)에 공급한다.

이상을 정리하면, 도 3에 도시하는 바와 같이, 이 제어·감시 신호 전송 시스템에 있어서는 센서부(17)로부터의 입력신호(감시신호)와 피제어부(16)로의 출력신호(제어신호)가 1대1로 대응된다.

예를 들면, A 지점의 피제어장치(12)의 센서부(17)로부터, (예를 들면 4비트의) 감시신호「0011」이, 대응하는 차일드국(11)의 차일드국 입력부(15)에 출력된다. A 지점의 센서부(17) (실제로는 대응하는 차일드국 입력부(15))에는 예를 들면(4개의) 어드레스0 내지 3이 할당되어 있다. 차일드국 입력부(15)는 감시신호「0011」을 클록(CK)의 어드레스0 내지 3의 위치에 중첩하고, 도 1에 점선으로 도시하는 바와 같이, 데이터 신호선(D+ 및 D-)상에 출력한다. 중개국(13)에 있어서, 중개국 입력부(139)가 감시신호「0011」을 추출하고, 이것을 제어신호「0011」로 하여 중개국 출력부(135)에 입력한다. 중개국 출력부(135)는 제어신호「0011」이 추출된 어드레스와 동일한 어드레스0 내지 3의 위치에 중첩하고, 데이터 신호선(D+ 및 D-)상에 출력한다. A 지점으로부터 원격인 B 지점의 피제어장치(12)의 피제어부(16)(실제로는 대응하는 차일드국 출력부(14))에는 예를 들면 (4개의)어드레스0 내지 3이 할당되어 있다. B 지점의 차일드국 출력부(14)는 도 1에 점선으로 도시하는 바와 같이, 어드레스0 내지 3의 위치에 중첩된 제어신호「0011」을 추출하고, 대응하는 B 지점의 피제어부(16)에 출력한다. 이로써, 차일드국 입력부(15)의 어드레스와 차일드국 출력부(14)의 어드레스가 일치하고 있는 차일드국(11)의 사이에서, 신호의 입출력이 행해진다.

그 후, 예를 들면 B 지점(이것에 한정되지 않고, 예를 들면 C 지점이라도 좋다)의 피제어장치(12)의 센서부(17)로부터, 감시신호(예를 들면, 「0101」)이 대응하는 차일드국 입력부(15)에 출력된다(예를 들면, 어드레스4 내지 7). 차일드국 입력부(15)는 감시신호를 클록(CK)의 어드레스4 내지 7의 위치에 중첩하고, 도 1에 점선으로 도시하는 바와 같이, 데이터 신호선(D+ 및 D-)상에 출력한다. 중개국(13)에 있어서, 중개국 입력부(139)가 감시신호를 추출하여 제어신호로서 중개국 출력부(135)에 입력한다. 중개국 출력부(135)는 제어신호를 어드레스4 내지 7의 위치에 중첩하고, 데이터 신호선(D+ 및 D-)상에 출력한다. 예를 들면 어드레스4 내지 7이 할당된 A 지점의 차일드국 출력부(14)는 도 1에 점선으로 도시하는 바와 같이, 어드레스4 내지 7의 위치에 중첩된 제어신호를 추출하고, 대응하는 A 지점의 피제어부(16)에 출력한다.

이렇게 하여, 제어·감시신호 전송의 1 사이클(어드레스0 내지 31, 즉, 스타트 신호(ST)로부터 엔드 신호(END)까지)가 실행된다. 또한, 이 1 사이클을 단위로서, 신호의 전송이 반복된다. 이 전송에 있어서, 어떤 어드레스의 차일드국 입력부(15)로부터의 신호는 동일 어드레스의 차일드국 출력부(14)에 대하여, 클록(CK)의 동일 주기 내에서 전송된다. 즉, 전송의 사이클에 있어서의 감시신호의 어드레스(입력 어드레스)와 제어신호의 어드레스(출력 어드레스)는 동일하다(따라서, 입출력 어드레스라고 한다). 이로써, 차일드국(11)에 입력신호를 주는 것만으로, 대응하는 (동일 어드레스의) 차일드국(11)에 출력신호를 전송할(공급할) 수 있다.

이상으로부터 알 수 있는 바와 같이, 이 제어·감시 신호 전송 시스템에 있어서는 상술한 바와 같이 입력신호(센서부(17)로부터의 감시신호)와 출력신호(피제어부(16)로의 제어신호)를 단순히 1대1로 대응시켜 전송한다. 이로써, 종래의 제어부 및 페어런트국을 생략한 간이한 구성을 실현하여, 보수를 용이하게 하고, 비용을 염가인 것으로 할 수 있다. 또한, 전송의 사이클에 있어서의 각각의 입출력 어드레스마다, 전류신호로 이루어지는 입력신호에 의해, 펄스폭 변조신호로 이루어지는 출력신호를 제어한다. 이로써, 입력신호 및 출력신호의 사실상의 쌍방향(실제로는 후술하는 바와 같이, 전송의 순간은 쌍방향이 아니다)의 전송을 하여, 전력선을 생략할 수 있다.

또한, 이 예처럼, 감시신호로서 전류신호를 사용하여 제어신호로서 펄스폭 변조된 전압 신호를 사용하는 것(전류변조 감시신호와 펄스폭 변조 제어신호의 조합)에 의해, 전압 노이즈가 큰 악조건의 제조 공장 등에 있어서, 높은 신뢰성의 전송 제어 시스템을 실현할 수 있다.

또, 입력신호와 출력신호의 대응은 상술한 1대1에 한정되지 않고, 대응관계는 여러 가지로 변경 가능하다. 예를 들면, A 지점의 차일드국 입력부(15)로부터의 입력신호를 B 지점의 차일드국 출력부(14)에 출력신호로서 준 경우, 상술한 바와 같이, B 지점의 차일드국 입력부(15)로부터의 입력신호를 A 지점의 차일드국 출력부(14)에 출력신호로서 주는 것 외에, B 지점의 차일드국 입력부(15)로부터의 입력신호를 C 지점의 차일드국 출력부(14)에 출력신호로서 주어도 좋다. 또한, A 지점의 차일드국 입력부(15)로부터의 입력신호를, B 지점 및 C 지점의 차일드국 출력부(14)에 출력신호로서 주어도 좋다.

이하, 도 6 내지 도 11에 의해, 이 예의 구체적인 구성 및 동작에 대하여, 감시신호의 입력으로부터 제어신호의 출력까지를, 순서대로 설명한다. 도 6은 차일드국 입력부(15)의 일 예의 구성도이다. 도 7은 도 6의 차일드국 입력부(15)에 있어서의 파형도이다. 도 8은 중개국(13)의 1열의 구성도이다. 도 9는 도 8의 중개국(13)에 있어서의 파형도이다. 도 10은 차일드국 출력부(14)의 일 예의 구성도이다. 도 11은 도 10의 차일드국 출력부(14)에 있어서의 파형도이다. 또한, 이 예에 있어서의 쌍방향 전송의 파형은 도 2에 도시하는 바와 같이 된다.

최초에, 차일드국 입력부(15)에 대하여 설명한다. 도 6 및 도 7에 있어서, 제 1 데이터 신호선(D+)상의 신호는 주로 라인 리시버(151)에 입력된다. 전원전압 발생수단(150)은 DC(직류) -DC 컨버터이고, 제 1 및 제 2 데이터 신호선(D+ 및 D-)의 전압을 주지의 수단에 의해 평활하여 안정화함으로써 안정화된 출력(Vcg(19V))을 얻는 동시에, 다이오드(D0) 및 콘덴서(C0)에 의해 출력(Vcp(24V))을 형성한다. 또, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상의 펄스폭 변조된 클록의 주기는 출력 (Vcp)이 24V를 충분하게 유지할 수 있게 된다. 또한, 차일드국 입력부(15) (및 차일드국 출력부(14))는 출력(Vcg(19V))과 출력(Vcp)의 사이에서 동작한다.

라인 리시버(151)는 저항치가 같은 분할저항(R1 및 R2)과 버퍼 회로(B)로 이루어진다. 라인 리시버(151)는 제 1 및 제 2 데이터 신호선(D+ 및 D-) 사이의 전위차, 정확하게는 상술한 펄스형 전압의 하이레벨과 로우레벨의 전위차(Vs)를 검출하고, 이것을 분할저항(R1 및 R2)에 의해 2분할한 신호를, 버퍼 회로(B)로부터 출력한다. 즉, 제 1 및 제 2 데이터 신호선(D+ 및 D-) 사이의 전위차가 24V인 경우, 제 1 데이터 신호선(D+)의 24V의 전위에 의해 다이오드(D0)가 온하고, 콘덴서(C0)가 상기 전위차로 충전되고, 출력(Vcp=24V)이 저항(R1)의 일단에 주어지고, 한편, 저항(R2)의 일단에도 제 1 데이터 신호선(D+)의 24V가 주어진다. 따라서, 저항(R1 및 R2)의 양단 사이의 전위차는 없다. 한편, 상기 전위차가 19V로 변화한 경우, 다이오드(D0)가 오프하고, 제 2 데이터 신호선(D-)의 전위를 기준으로 한 Vcp의 전위는 콘덴서(C0)에 의해 24V를 유지한다. 한편, 저항(R2)의 일단인 제 1 데이터 신호선(D+)의 19V가 주어진다. 따라서, 저항(R1 및 R2)의 양단의 사이에 5V의 전위차가 주어지고, 이것을 2분할한 값이 버퍼 회로(B)에 입력된다. 또, 전체적인 전위의 시프트에 의한 것이며, 기준전위인 출력(Vcp(24V))과 출력(Vcg(19V))의 관계가 변동하는 것은 아니다.

이와 같이, 차일드국(11)의 회로는 제 1 및 제 2 데이터 신호선(D+ 및 D-) 사이에, 콘덴서(C0)가 병렬로 삽입되고, 콘덴서(C0)의 D+측 단자와 신호선(D+)의 사이에 다이오드(D0)가 삽입되어 있는 것과 동일하다. 따라서, 신호선(D+ 및 D-) 사이의 전위차가 전원전위(Vx=24V)인 기간에 있어서는 신호선(D+)으로부터 다이오드(D0)를 통해 신호선(D-)으로 충전 전류가 흘러, 콘덴서(C0)를 충전하는 동시에, 차일드국(11) 및 피제어장치(12)의 회로를 구동한다. 상기 전위차가 (Vx-Vs)=19V인 기간에 있어서는 다이오드(D0)가 오프하여 신호선(D+)으로부터 신호선(D-)으로 콘덴서(C0)로의 충전 전류는 흐르지 않는다(차단된다). (Vx-Vs)의 기간에 있어서, 콘덴서(C0)가 방전하여 차일드국(11) 및 피제어장치(12)의 회로를 구동하는 동시에, 후술하는 바와 같이, 예를 들면 감시 데이터 신호가 예를 들면 「1」인 경우에, 전류신호를 중첩한다. 즉, 감시 데이터 신호가 「1」인 전류(Iis)를 신호선(D-)으로 출력한다.

클록(CK)이 중첩된(어드레스0 내지 31의) 제어신호(직렬의 펄스형 전압 신호)를 생각하면, 버퍼 회로(B)는 상기 전위차가 24V인 경우에 하이레벨 신호를 출력하고, 이외의 경우에 로우레벨 신호를 출력한다. 이것이 신호(do)이다. 즉, 복조된 제어신호의 데이터의 값이다. 이것은 위상변조된 클록(CK)을 포함한다고 생각하여도 좋다. 라인 리시버(151)의 출력에 기초하여 형성된 신호(do)가 프리셋 가산카운터(1532)에 입력되고, 그 반전신호가 시프트 레지스터(154)에 입력된다. 신호 (do)의 파형은 도 11에 도시하는 바와 같이, 제어신호(어드레스0 내지 31)에 기초하여(PWM) 변조된 클록(CK)의 파형이 된다. 신호(do)의 하이레벨 신호의 값은 5V 이다.

이에 앞서서, 스타트 신호(ST)가 동일하게 신호(do)의 하이레벨로서 검출되고, 온 딜레이 타이머(Ton)에 입력된다. 상기 지연은 3t0으로 된다. 즉, 출력(st)의 상승을 3t0만큼 지연시키고, 하강은 원래의 신호(ST)에 동기시킨다. 따라서, 엔드 신호(END)나 클록(CK)에 대해서는 하이레벨의 시간이 짧기 때문에, 출력(st)은 나타나지 않는다. 출력(st)은 미분회로(θ)에 입력되고, 출력(st)의 상승으로 미분신호가 프리셋 가산 카운터(1532) 및 시프트 레지스터(SR; 154)에 입력되고, 그 리셋 신호(R)로서 사용된다. 이들에는, 신호(do)(따라서, 추출된 클록(CK))도 입력된다.

차일드국 어드레스 설정수단(153)의 설정부(1531)에는 상기 차일드국(11)이 상술한(도 3)의 A 지점에 설치된 것으로 하면, 상기 차일드국 입력부(15)에 할당된 어드레스, 예를 들면 0 내지 3번지(도 6은 도시의 편의를 위해 0번지를 나타낸다, 도 10도 동일하다)가 설정된다. 또, B 지점의 차일드국 입력부(15)에는 상술한 어드레스4 내지 7번지가 할당된다. 차일드국 어드레스 설정수단(153)의 프리셋 가산 카운터(1532)는 출력(st)의 상승 미분신호에 의해 리셋된 후, 추출된 클록(CK)을 그 상승으로 카운트하고, 카운트치가 설정부(1531)의 어드레스와 일치하고 있는 동안, 출력(dc)을 출력한다. 즉, 1개앞의 어드레스의 주기에 있어서의 클록(CK)의 상승에 동기하여 하이레벨로 되고, 상기 어드레스의 주기에 있어서의 클록(CK)의 상승에 동기하여 로우레벨로 된다. 또한, 0번지에 대해서는 출력(st)의 상승에 동기하여 하이레벨로 되기 때문에, 도 7과 같아진다. 또, 어드레스가 4번지인 경우에 대하여, 참고를 위해 사선을 그어 도시하였다. 타이밍이 1클록씩 어긋나 있는 것을 알 수 있다. 출력(dc)은 시프트 레지스터(154)에 입력된다.

시프트 레지스터(154)는 출력(dc)이 하이레벨의 기간 중에 있어서, 추출된 클록(CK)의 상승에 동기하여, 「1(또는 하이레벨)」을 시프트한다. 즉, 「1」이, 시프트 레지스터(154)의 단위회로(Sr1 내지 Sr4)에 있어서, 이 순서로 시프트된다. 따라서, 시프트 레지스터(154)의 출력(dr1 내지 dr4)이, 상기 클록(CK)의 주기에 있어서, 그 상승에 동기하여, 차례로(다음 주기의 상승까지) 하이레벨로 된다. 출력(dr1 내지 dr4)은 각각, 4개의 2 입력 AND 게이트에 입력된다.

입력 데이터부(155)는 할당된 어드레스0 내지 3번지와 동일 개수의 4개(복수)의 2입력 AND 게이트와, 이들의 출력을 받는 OR 게이트로 이루어진다. 4개의 AND 게이트의 각각에, 도 6에 도시하는 바와 같이, 어드레스 추출수단(154)인 시프트 레지스터(154)의 출력(dr1 내지 dr4)이 입력된다. 출력(dr1 내지 dr4)은 상술한 바와 같이, 상기 클록(CK)의 주기에 있어서, 그 하강에 동기하여, 차례로(다음주기의 하강까지) 하이레벨로 된다. 따라서, 출력(dr1 내지 dr4)의 하이레벨의 기간 중에, 4개의 AND 게이트의 각각이 열리고, 어드레스0 내지 3에 중첩되어야 할 감시신호(스위치(SW0) 등으로 대표적으로 나타나는 센서부(17)의 상태에 의존하는 신호 「0」또는「1」의 입력에 의거하는 신호)가, 이 순서로, AND 게이트를 지나서, OR 게이트로부터 출력된다. 어드레스0 내지 3의 감시신호는 도 10의 어드레스0 내지 3의 제어신호에 대응한다.

OR 게이트의 출력은 2입력 NAND 게이트(1562)에 입력된다. NAND 게이트(1562)에는 인버터 INV의 출력, 즉, 신호(do)의 반전신호가 입력된다. NAND 게이트(1562)는 감시 데이터 신호 발생수단(156)을 구성한다. 감시신호(어드레스0 내지 3)는 예를 들면, 출력(dr1 내지 dr4)의 하이레벨의 기간 중에 도 7에 도시하는 바와 같은 값「0011」을 채용한다. 따라서, 감시신호(어드레스0 내지 3)가 출력되고 있는 기간 중에, 신호(do)의 하강에 동기하여 NAND 게이트(1562)가 열리고, 값「0011」을 채용하는 감시신호(어드레스0 내지 3)가, 출력(dip)으로서 출력된다.

출력(dip)은 라인 드라이버(157)를 통해, 레벨 변환된 후에 제 1 및 제 2 데이터 신호선(D+ 및 D-)에 출력된다. 라인 드라이버(157)는 트랜지스터(T1 및 T2),다이오드(D), 저항(R3, R4) 및 Ris로 이루어진다. 출력(dip)은 트랜지스터(T1)를 통해, 큰 트랜지스터(T2)에 입력된다. 즉, 감시 데이터 신호가 예를 들면 「1」인 경우, 출력(dip)의 로우레벨에 의해 트랜지스터(T2)가 온하고, 감시 데이터 신호인 전류(Iis)가 제 1 및 제 2 데이터 신호선(D+ 및 D-)에 흐른다. 이로써, 감시 데이터 신호가 「1」인 전류신호(Iis)를 신호선(D-)으로 중첩한다. 또한, 트랜지스터(T2)는 저항(R3, R4 및 Ris)을 적당히 선택함으로써, 그것을 흐르는 전류가 제한된다. 예를 들면, 30mA(밀리 암페어)로 제한된다.

이상으로부터 알 수 있는 바와 같이, 감시신호는 차일드국 입력부(15)로부터, (추출된) 클록(do)의 1주기에 있어서, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상에 출력된다(중첩된다). 또, 이 때, 상술한 바와 같이, 제 1 및 제 2 데이터 신호선(D+ 및 D-) 사이의 전위차가 (Vx-Vs)=19V인 기간에 있어서는, 다이오드(D0)가 오프하여 신호선(D+)으로부터 신호선(D-)으로 콘덴서(C0)로의 충전 전류는 흐르지 않는다. 따라서, 중개국(13)으로부터의 충전 전류와 감시 데이터 신호가 충돌하는 일은 없다.

다음에, 중개국입력부(139)에 대하여 설명한다. 도 8 및 도 9에 있어서, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상에 출력된 감시신호가, 감시신호 검출수단(1311)에 입력되어 검출되고, 그 검출신호가 반전되어, 신호(Diip)로서 출력된다. 신호(Diip)의 파형은 감시 데이터 신호(만)를 포함한 파형이 된다. 신호(Diip)에서는 감시신호의 데이터의 어드레스 위치에 대응하는 감시신호의 데이터가, 상기 제어신호의 데이터의 어드레스 위치로부터 1개 지연된 어드레스 위치에 존재한다.

중개국 입력부(139)는 감시신호 검출수단(1311)으로서, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상의 전류변화를 검출하여 출력하는 전류 검출회로인 트랜지스터(Ti), 제너다이오드(ZD1 및 ZD2), 저항(R1, R2 및 Ri)을 구비한다. 항복전압이 45V인 제너다이오드(ZD1)와 저항(R1)에 의해, 진폭이 5V=Vs로 제한된다. 트랜지스터(Ti)는 도 8에 도시하는 전류(Is)를 검출한다. 즉, 신호선(D+ 및 D-) 사이의 전위차가 (Vx-Vs)=19V인 기간에 있어서는 상술한 바와 같이, 신호선(D+)으로부터 신호선(D-)으로 콘덴서(C0)로의 충전 전류는 흐르지 않고, 감시신호 검출수단(1311)으로 검출 전류(Is)가 흐른다. 이 때, 감시 데이터 신호가 「1」인 경우에는 전류(lis)가 중첩되어 있다. 따라서, 감시 데이터 신호의 검출 전류(Is)로서, 전류(Iis)=30mA가 흐른다. 제너다이오드(ZD2)는 15mA 이상의 전류가 흐른 경우에 항복한다. 이것이 전류(Is) 검출을 위한 임계치(Ith)이다. 따라서, 감시 데이터 신호 「1」에 의한 검출 전류 Is=30mA에 의해, 트랜지스터(Ti)가 온한다. 감시 데이터 신호가 「0」인 경우에는 전류(lis)가 흐르지 않기 때문에, 감시 데이터 신호의 검출 전류(Is)가 흐르지 않는다. 따라서, 제너다이오드(ZD2)는 항복하지 않고, 감시 데이터 신호 「0」에 의해, 트랜지스터(Ti)가 오프한다.

감시 데이터 신호 「1」인 검출 전류 Is(=30mA)는 콜렉터 저항(Ri)에서의 전압 강하에 의해 전압 신호로 변환되고, 감시 데이터 추출수단(1310)에 입력된다. 검출 전류(Is)에 기초하여, 인버터(INV)에 의해 신호(Diip)가 형성되고, 감시 데이터 추출수단(1310)의 RS 플립플롭(FF)에 입력된다. RS 플립플롭(FF)에는 그 클록으로서, 클록(CK)에서 그 상승이 1/4주기(1/4t0)만큼 지연한 펄스인 신호(Dick)가, 타이밍 발생수단(132)으로부터 입력된다. 따라서, 플립플롭(FF)이 출력하는 신호(Diis)는 원래의 클록(CK)으로부터 1/4주기만큼 늦은 타이밍으로, 감시 데이터 신호만의 값을, 클록(CK)의 3/4주기와 동일한 기간 출력하는 신호가 된다.

신호(Diis)는 제어부 등에 출력되지 않고서, 중개국 출력부(135)의 제어 데이터 신호 발생수단(136)에 입력된다. 이로써, 원래의 클록(CK)과 동일한 1주기에 있어서, 신호(Diis)가 제어 데이터 신호 발생수단(136)에 들어간다. 따라서, 최종적으로는 어드레스0 내지 31번지까지의 32비트의 감시신호(어드레스0 내지 31)가, 예를 들면 「0011···」과 같이 입력된다.

다음에, 중개국 출력부(135)에 대하여 설명한다. 재차 도 8 및 도 9에 있어서, 타이밍 발생수단(132)이, 스타트 신호(ST), 소정의 수의 클록(CK), 엔드신호(END)를 출력한다. 스타트 신호(ST)는 예를 들면 소정의 길이의 기간(3t0 이상)출력된다(하이레벨로 된다). 스타트 신호(ST)는 클록(CK)과의 구별을 위해, 그 출력의 기간이 5t0으로 된다. t0은 클록(CK)의 1주기의 시간이다. 클록(CK)은 발진기(131)로부터의 발진 출력을 분주하여, 소정의 주기로 형성한다. 클록(CK)은 출력(Dck)에 나타내는 바와 같이, 스타트 신호(ST)에 연속하고, 그 후에 그 하강에 동기하여 출력이 개시되고, 소정의 수(어드레스의 수)만큼 출력된다. 이 때문에, 타이밍 발생수단(132)은 카운트수단(도시하지 않음)을 구비한다. 즉, 카운트수단은 스타트 신호(ST)의 상승으로 카운트를 개시한다. 카운트수단의 카운트 출력이 소정의 값이 되면, 클록(CK)의 출력은 정지된다. 엔드 신호(END)는 소정의 수(어드레스의 수)의 클록(CK)을 검출하고, 그 후 이것에 연속하여, 출력된다. 이 때문에, 타이밍 발생수단(132)은 비교수단을 구비한다(도시하지 않음). 즉, 비교수단은 카운트수단의 카운트 출력과 중개국 어드레스 설정수단(133)에 설정된 어드레스를 비교하여, 양자가 일치한 경우에 소정의 기간, 엔드 신호(END)를 출력한다. 엔드 신호(END)는 클록(CK)과의 구별을 위해, 그 출력의 기간이 1.5t0으로 된다. 엔드 신호 (END)에 의해, 카운트수단은 리셋된다. 또한, 엔드 신호(END)의 종료에 동기하여, 다시, 스타트 신호(ST)가 출력되고, 동일한 동작이 반복된다. 1회의 전송주기(1개의 스타트 신호(ST)로부터 그 직후의 엔드 신호(END)까지)에 있어서 전송되는 데이터수에 대응한 수치가 어드레스의 최대치이고, 중개국(13; 중개국 어드레스 설정수단(133))의 어드레스이다. 1개의 데이터가, 1클록에 대응한다.

예를 들면 어드레스(즉, 상술한 제어신호의 데이터의 수)가 0 내지 31번지까지로 하면, 32비트의 제어신호가, 신호선(Pck)에 출력된다. 또, 어드레스는 0 내지 63,127,255,···라도 좋다.

출력(Diis)은 감시신호의 데이터치에 따라서, 1클록마다, 하이레벨(또는 「1」) 또는 로우레벨(또는 「0」)로 된다. 이로써, 예를 들면, 「0011···」과 같이 출력된다. 출력(Diis)은 제어 데이터 신호 발생수단(136)에 입력된다. 스타트 신호(ST), 엔드 신호(END)도 제어 데이터 신호 발생수단(136)에 입력된다.

32비트의 제어신호의 입력은 예를 들면 스타트 신호(ST)에 동기하여 바뀌어진다(갱신된다). 최대의 어드레스(31번지)가 중개국 어드레스 설정수단(133)에 설정된다. 이로써, 제어신호의 31번지의 데이터의 처리의 종료에 맞추어서, 엔드 신호(END)가 신호선(Pck)에 출력된다. 또, 중개국 어드레스 설정수단(133)은 도 8에 도시하는 바와 같이, 가중된 스위치를 좌측으로부터 5자리수분만 닫는 것에 의해, 하이레벨 신호「111110」이 형성되고, 31번지가 설정된다(그 외에 있어도 동일하다).

타이밍 발생수단(132)은 발진기(131)의 발진출력을 분주함으로써, 클록(CK)의 주파수(f0)의 4배의 주파수(4f0)의 클록(4CK)을 형성한다. 제어 데이터 신호 발생수단(136)은 클록(4CK)을 카운터(도시하지 않음)에 의해 카운트하여, 제어신호(어드레스0 내지 31)의 값(신호(Diis))이 「1」인 경우, 제 1 데이터 신호선(D+)상에는 최초의 1개의 클록(4CK)의 주기만 「고전위의 로우레벨」을 출력하고, 나머지의 3개의 클록(4CK)의 주기에는 하이레벨(Vx)을 출력한다. 반대로, 「0」인 경우, 최초의 3개의 클록(4CK)의 주기에는 「고전위의 로우레벨」을 출력하고, 나머지의 1개의 클록(4CK)의 주기만 하이레벨(Vx)을 출력한다. 이로써, 제어 데이터 신호 발생수단(136)은 클록(CK)을 제어신호(어드레스0 내지 31)에 기초하여(PWM) 변조한다.

제어 데이터 신호 발생수단(136)의 출력은 2진(5V의 하이레벨과 0V의 로우레벨)의 신호이고, 1개의 신호선(Pck)에 출력된다. 신호선(Pck)에 출력된 신호는 라인 드라이버(137)에 입력되고, 제 1 및 제 2 데이터 신호선(D+ 및 D-)에 출력된다. 라인 드라이버(137)는 후술하는 충전 전류를 공급하기 위한 큰 트랜지스터(Td)에 의해 구성되고, 저임피던스인 구동을 가능하게 한다. 라인 드라이버(137)는 그 출력의 진폭이 제너다이오드(ZD1)(4.5V의 항복전압)에 의해 0V 내지 5V로 제한되고, 신호선(Pck)의 반전신호를 제 2 데이터 신호선(D-)상에 출력한다. 제 1 데이터 신호선(D+)에는 전원전위 Vx= 24V가 공급된다. 따라서, 제 1 및 제 2 데이터 신호선(D+ 및 D-)상의 사이의 신호는 2진 레벨(Vx)과 「고전위의 로우레벨」)의 신호이다. 제 1 및 제 2 데이터 신호선(D+ 및 D-)상의 사이에, 스타트 신호(ST)는 전원전위(Vx)의 레벨의 신호로서 출력되고, 엔드 신호(END)는 「고전위의 로우레벨」의 신호로서 출력된다.

도 10 및 도 11에 있어서, 도 5로부터 및 도 6과의 비교로부터 알 수 있는 바와 같이, 전원전압 발생수단(140) 내지 어드레스 추출수단(144)은 전원전압 발생수단(150) 내지 어드레스 추출수단(154)과 거의 동일한 구성이다. 또, 할당되는 어드레스는 예를 들면, 상술한 B 지점의 차일드국 출력부(14)라고 하면, A 지점의 차일드국 입력부(15)와 동일(즉, 이 경우, 0 내지 3번지)이다. 또한, 추출되는 제어신호의 데이터의 수(4개)와 동일한 수의 감시신호의 데이터가 입력된다.

신호(d1)가, 신호(do)가 입력된 오프 딜레이 타이머(Toff)에 의해 출력된다. 오프딜레이 타이머(Toff)는 오프(로우레벨)의 기간만을 정해진 지연으로 출력한다. 즉, 입력(do)의 하강을 지연시켜, 상승은 원래의 입력(do)에 동기시킨다. 상기 지연은 1/2t0으로 된다. 따라서, 신호(d1)에 있어서, 제어 데이터 신호의 데이터의 값이 「1」인 경우에 있어서의 상기 클록의 앞의 1/4 주기의 「고전위의 로우레벨」은 그 오프의 시간이 짧기 때문에, 나타나지 않게 된다(하이레벨대로가 된다). 또한, 「0」의 경우에 있어서의 상기 클록의 전의 3/4주기의「고전위의 로우레벨」은 그 오프의 시간이 길기 때문에, 상기 레벨의 부분이 남는다. 즉, (3/4-1/2)= 1/4의 주기만, 「고전위의 로우레벨」이 신호(d1)에 나타난다.

시프트 레지스터(144)의 출력(dr1 내지 dr4)은 상술한 바와 동일하게 하여, 상기 클록(CK)의 주기에 있어서, 그 상승에 동기하여, 차례로(다음 주기의 상승까지) 하이레벨로 된다. 출력(dr1 내지 dr4)은 각각, D형 플립플롭회로(FF1 내지 FF4)에 클록으로서 입력된다. 출력 데이터부(145)인 플립플롭회로(FF1 내지 FF4)에는 신호(d1; 즉, 복조된 제어신호의 데이터의 값)가 입력된다. 따라서, 예를 들면 플립플롭회로(FF1)는 출력(dr1)의 상승에 동기하여, 그 시점의 신호(d1)의 값을 넣어 보유하고, 이것을 출력한다. 이 경우, 로우레벨을 출력한다. 다른 플립플롭회로(FF2 내지 FF4)도, 동일하게 하여, 그 시점의 신호(d1)의 값을 집어넣어 보유하고, 이것을 출력한다. 이로써, 어드레스0 내지 3번지의 제어신호의 데이터의 값「0011」이, 신호(out0 내지 out3)로서 복조된다.

신호(out0 내지 out3)는 각각, 반전된 후, 콘덴서(C0)에 이미터가 접속된 구동용의 큰 트랜지스터(t0 내지 T3)를 통해 피제어장치(12)의 피제어부(16)에 출력(O0 내지 O3)으로서 출력되어, 그 부하(L0) 등을 제어한다. 또, 상술한 바와 같이, 부하(L0) 등으로의 전원이 차일드국 출력부(14)로부터 공급된다.

이상, 본 발명을 그 실시의 예에 따라서 설명하였지만, 본 발명은 그 주지의 범위 내에서, 여러 가지 변형이 가능하다.

예를 들면, 클록(CK)의 1주기마다(동일 주기 내에서), 전반부(입력기간, i)와 후반부(출력기간, o)로 개념적으로 구별하고, 입력기간을 감시신호의 입력에 사용하고, 출력기간을 제어신호의 출력에 사용하는 점에 착안하여, 이것을 더욱 여러 가지 변형할 수 있다. 즉, 본 발명의 제어·감시 신호 전송 시스템에 있어서, 입력기간의 차일드국 입력부(15)로부터의 감시신호의 온 또는 오프에 따라서, 출력기간의 차일드국 출력부(14)로의 제어신호를 온 또는 오프로 한다. 따라서, 입력기간이 선행하여 겹치지 않고서 이 다음에 출력기간이 계속되고, 또한, 감시신호와 제어신호는 외관상은 클록(CK)의 1주기에 있어서 쌍방향으로 전송되지만, 실제로는 상기 입력기간 및 출력기간에 있어서 따로따로 전송된다. 입력기간 및 출력기간은 1/2t0이 아니어도 좋고, 또한, 반드시 동일한 시간적 길이가 아니어도 좋다.

이 때문에, 중개입력부(139)는 클록(CK)의 1주기마다, 상기 주기를 적어도 입력기간 및 이것에 계속되는 출력기간으로 구분한 경우에 있어서의 입력기간(i)에 있어서, 데이터 신호선(D+, D-)을 전송하는 신호에 중첩된 감시 데이터 신호를 추출한다. 중개국 출력부(135)는 감시신호를 제어신호로서 집어넣어, 클록(CK)의 1주기마다, 출력기간(o)에 있어서, 제어 데이터 신호를 직렬의 펄스형 전압 신호에 중첩하여 데이터 신호선(D+, D-)에 출력한다.

이 관점으로 보아, 상술한 실시 형태는 도 12a에 도시하는 바와 같이, 전원전압(Vx)을 포함하는 클록에, 그 주기의 선두의 1/4t0의 입력기간(i)에 있어서 전류신호(I)로 이루어지는 감시신호를 중첩하여, 다음의 1/2t0의 출력기간(o)에 있어서 펄스폭 변조(이하 PM이라고 나타낸다)한 제어신호를 중첩한 예이지만, 이것 대신에, 도 12b 및 도 12c 처럼 하여도 좋다. 또, 도 12a는 감시신호가「오프 또는 0」인 경우, 및, 감시신호가 「온 또는 1」인 경우에 대하여 대표적으로 도시한다(도 12b 내지 도 15에 있어서 동일하다). 또한, 전류신호가 중첩되는 기간에 있어서, 그 전압레벨은 「고전위의 로우레벨」(19V)로 된다(도 12b 내지 도 15에 있어서 동일하다).

도 12b에 도시하는 바와 같이, 입력기간(i)에 있어서 전압 신호(V)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 펄스폭 변조(PM)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 「고전위의 로우레벨」(19V)에 의해 감시신호가 오프로 되고, 펄스폭(「고전위의 로우레벨」(19V)의 기간)이 3/4t0으로 되고, 결과로서, 출력기간에 있어서의 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 1/2Vx(12V)에 의해 감시신호가 온으로 되고, 펄스폭이 1/4t0으로 되고, 결과로서, 출력기간에 있어서의 제어신호가 온으로 된다.

도 12c에 도시하는 바와 같이, 입력기간(i)에 있어서 주파수 신호(f)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 펄스폭 변조(PM)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 주파수 신호의 주파수「0」에 의해 감시신호가 오프로 되고, 펄스폭이 3/4t0으로 되고, 결과로서, 출력기간에 있어서의 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 주파수 신호의 주파수 「f(예를 들면 수킬로 Hz)」에 의해 감시신호가 온으로 되고, 펄스폭이 1/4t0으로 되고, 결과로서, 출력기간에 있어서의 제어신호가 온으로 된다. 클록(CK)의 최후의 1/4t0의 기간은 전원전압(Vx)의 전송에 사용된다(도 12a에 있어서 동일하다).

또한, 예를 들면, 도 13 및 도 14에 도시하는 바와 같이, 클록(CK)의 전반의 로우레벨의 기간을, 또한, 1/4t0의 입력기간과 출력기간으로 2등분하도록 하여도 좋다. 클록(CK)의 후반의 하이레벨의 기간은 전원전압(Vx)의 전송에 사용된다.

도 13a에 도시하는 바와 같이, 입력기간(i)에 있어서 전압 신호(V)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 전압 신호(V)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 「고전위의 로우레벨」(19V)에 의해 감시신호가 오프로 되고, 출력기간에 있어서의 「고전위의 로우레벨」(19V)에 의해 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 1/2Vx(12V)에 의해 감시신호가 온으로 되고, 출력기간에 있어서의 1/2Vx(12V)에 의해 제어신호가 온으로 된다.

도 13b에 도시하는 바와 같이, 입력기간(i)에 있어서 전류신호(I)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 전압 신호(V)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 전류신호가 없는(임계치 미만이다) 것에 의해 감시신호가 오프로 되고, 출력기간에 있어서의 「고전위의 로우레벨」(19V)에 의해 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 전류신호가 있는(임계치 이상인, 예를 들면 전류(Iis)가 흐른다) 것에 의해 감시신호가 온으로 되고, 출력기간에 있어서의 1/2Vx(12V)에 의해 제어신호가 온으로 된다.

도 13c에 도시하는 바와 같이, 입력기간(i)에 있어서 주파수 신호(f)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 전압 신호(V)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 주파수 신호의 주파수「0」에 의해 감시신호가 오프로 되고, 출력기간에 있어서의 「고전위의 로우레벨」(19V)에 의해 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 주파수 신호의 주파수「f(예를 들면 수킬로 Hz)」에 의해 감시신호가 온으로 되고, 출력기간에 있어서의 1/2Vx(12V)에 의해 제어신호가 온으로 된다.

도 14a에 도시하는 바와 같이, 입력기간(i)에 있어서 전류신호(I)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 전류신호(I)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 전류신호가 없는(임계치 미만이다) 것에 의해 감시신호가 오프로 되고, 출력기간에 있어서의 전류신호가 없도록(누설 전류 정도) 되어 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 전류신호가 있는(임계치 이상인, 예를 들면 전류(Iis)가 흐른다) 것에 의해 감시신호가 온으로 되고, 출력기간에 있어서의 전류신호가 있도록(전류(Iis)가 흐른다) 되어 제어신호가 온으로 된다.

도 14b에 도시하는 바와 같이, 입력기간(i)에 있어서 전압 신호(V)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 전류신호(I)에 의해 제어신호를 출력하더라도 좋다. 이 경우, 입력기간에 있어서의 「고전위의 로우레벨」(19V)에 의해 감시신호가 오프로 되고, 출력기간에 있어서의 전류신호가 없도록(누설 전류 정도)되어 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 1/2Vx(12V)에 의해 감시신호가 온으로 되고, 출력기간에 있어서의 전류신호가 있도록(전류(Iis)가 흐른다) 되어 제어신호가 온으로 된다.

도 14c에 도시하는 바와 같이, 입력기간(i)에 있어서 주파수 신호(f)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 전류신호(I)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 주파수 신호의 주파수「0」에 의해 감시신호가 오프로 되고, 출력기간에 있어서의 전류신호가 없도록(누설 전류정도) 되어 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 주파수 신호의 주파수「f(예를 들면 수킬로 Hz)」에 의해 감시신호가 온으로 되고, 출력기간에 있어서의 전류신호가 있도록(전류(Iis)가 흐른다) 되어 제어신호가 온으로 된다.

또한, 예를 들면, 도 15a 및 도 15b에 도시하는 바와 같이, 클록(CK)의 전반의 로우레벨의 기간을 1/2t0의 입력기간으로 하고, 후반의 하이레벨의 기간을 1/2t0의 출력기간으로 하도록 하여도 좋다. 클록(CK)의 후반의 하이레벨의 기간은 주파수 신호의 중첩과 함께, 전원전압(Vx)의 전송에 사용된다.

도 15a에 도시하는 바와 같이, 입력기간(i)에 있어서 전압 신호(V)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 주파수 신호(f)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 「고전위의 로우레벨」(19V)에 의해 감시신호가 오프로 되고, 출력기간에 있어서의 주파수 신호의 주파수「0」에 의해 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 1/2Vx(12V)에 의해 감시신호가 온으로 되어, 출력기간에 있어서의 주파수 신호의 주파수「f(예를 들면 수킬로 Hz)」에 의해 제어신호가 온으로 된다.

도 15b에 도시하는 바와 같이, 입력기간(i)에 있어서 전류신호(I)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 주파수 신호(f)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 전류신호가 없는(임계치 미만이다)것에 의해 감시신호가 오프로 되고, 출력기간에 있어서의 주파수 신호의 주파수「0」에 의해 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 전류신호가 있는 (임계치 이상이다, 예를 들면 전류(Iis)가 흐른다)것에 의해 감시신호가 온으로 되어, 출력기간에 있어서의 주파수 신호의 주파수「f(예를 들면 수킬로 Hz)」에 의해 제어신호가 온으로 된다.

또한, 예를 들면, 도 15c에 도시하는 바와 같이, 클록(CK)의 선두의 3/4t0을 입력기간으로 하고, 최후의 1/4t0을 출력기간으로 하도록 하여도 좋다. 최후의 1/4t0의 기간은 주파수 신호의 중첩과 함께, 전원전압(Vx)의 전송에 사용된다. 도 15c에 도시하는 바와 같이, 입력기간(i)에 있어서 펄스폭 변조(PM)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 주파수 신호(f)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 펄스폭(「고전위의 로우레벨」(19V)의 기간)이 3/4t0으로 되고, 주파수 신호의 주파수「0」에 의해 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 펄스폭이 1/4t0으로 되고, 주파수 신호의 주파수「f(예를 들면 수킬로 Hz)」에 의해 제어신호가 온으로 된다.

또한, 예를 들면, 도 15d에 도시하는 바와 같이, 클록(CK)의 선두의 1/4t0을 입력기간으로 하고, 계속되는 1/4t0을 출력기간으로 하도록 하여도 좋다. 최후의 1/4t0의 기간은 전원전압(Vx)의 전송에 사용된다. 도 15d에 도시하는 바와 같이, 입력기간(i)에 있어서 펄스폭 변조(PM)에 의해 감시신호를 입력하고, 출력기간(o)에 있어서 전류신호(I)에 의해 제어신호를 출력하여도 좋다. 이 경우, 입력기간에 있어서의 펄스폭(「고전위의 로우레벨」(19V)의 기간)이 3/4t0으로 되고, 출력기간에 있어서의 전류신호가 없도록(누설 전류 정도) 되어 제어신호가 오프로 된다. 또한, 입력기간에 있어서의 펄스폭이 1/4t0으로 되고, 출력기간에 있어서의 전류신호가 있도록(전류(Iis)가 흐른다) 되어 제어신호가 온으로 된다. 또, 이 예의 경우는 입력기간이 최초의 3/4t0이라고도 할 수 있고, 입력기간과 출력기간이 겹치고 있더라도 얻어진다. 그러나, 입력기간의 개시는 반드시 출력기간의 개시보다도 빠른 타이밍으로 된다.

또한, 예를 들면, 도 16에 도시하는 바와 같이, 중개국(13)에 있어서의 라인 드라이버(137)의 구성을 변경하여도 좋다. 또, 도 16은 중개국(13)의 구성의 일부만을 도시한다. 도 16에 있어서, 라인 드라이버(137)를 구성하는 트랜지스터(Td)를 npn형으로부터 pnp형 트랜지스터로 변경하는 동시에, 차일드국(11)(차일드국 출력부(14) 및 차일드국 입력부(15))에 있어서의 구성도, 도시하는 바와 같이 접속의 극성을 반대로 한 구성으로 한다. 이러한 구성에 의해서도, 상술한 바와 같은 효과가 얻어진다.

또한, 중개국(13)에 에러 체크 회로를 설치하여도 좋다. 에러 체크 회로는 제 1 데이터 신호선(D+)을 감시하여 선로의 상태(단락 등)를 체크한다. 에러 체크 회로의 구성은 예를 들면 일본 특개평03-006997호에 제시하는 것과 같은 구성으로 하면 좋다.

또한, 도시하지 않지만, 중개국(13) 및 차일드국(11)에 있어서의 동작을, 각각에 설치한 CPU(중앙연산 처리장치)에 있어서 상술한 각 처리를 실행하는 상기 처리프로그램을 실행함으로써, 실현하여도 좋다.

본 발명에 따르면, 제어·감시 신호 전송 시스템에 있어서, 제어부 및 페어런트국 대신에 중개국을 설치하고, 중개국이, 센서부에서의 감시신호를, 피제어부로의 제어신호로서, 클록의 동일 주기에 있어서, 단순히 1대1로 대응시켜 전송하고, 또한, 전원도 중첩하여 전력선을 불필요로 한다.

또한, 본 발명에 따르면, 제어·감시 신호 전송 시스템에 있어서, 제어부 및 페어런트국 대신에 중개국을 설치하고, 중개국이 클록의 동일 주기에 있어서, 상기 주기를 입력기간 및 이것에 계속되는 출력기간에 구별하여, 센서부에서의 감시신호 및 피제어부로의 제어신호를, 각각, 입력기간 및 출력기간에 중첩시켜 전송하고, 또한, 전원도 중첩하여 전력선을 불필요로 한다.

이로써, 제어부 및 페어런트국으로 바뀌는 간이하고 또한 소규모이고 보수가 용이하고 염가인 제어·감시 신호 전송 시스템을 실현하고, 게다가, 상기 시스템에 있어서, 피제어부 및 센서부간의 사실상의 쌍방향의 고속인 신호 전송을 실현할 수 있고, 감시신호와 제어신호를 공통의 데이터 신호선에 출력하고 또한 이들을 쌍방향으로 전송할 수 있다. 즉, 간이하고 또한 소규모이고 보수가 용이하고 염가인 제어·감시 신호 전송 시스템에 있어서, 데이터 신호선에 있어서 감시신호 또는 제어신호를 전송하는 기간을 따로따로 설치할 필요를 없애고 전송 레이트를 종래의 2배로 고속화할 수 있고, 피제어장치의 작은 배선 공간에도 감시신호를 전송하여 제어신호를 전송할 수 있다.

도 1은 본 발명의 기본 구성도.

도 2는 본 발명의 신호 전송 설명도.

도 3은 본 발명의 신호 전송 설명도.

도 4는 본 발명의 기본 구성도.

도 5는 본 발명의 기본 구성도.

도 6은 차일드국 입력부의 10열의 구성도.

도 7은 도 6의 차일드국 입력부에서의 파형도.

도 8은 중개국의 10열의 구성도.

도 9는 도 8의 중개국에서의 파형도.

도 10은 차일드국 출력부의 일 예의 구성도.

도 11은 도 10의 차일드국 출력부에서의 파형도.

도 12a, 도 12b 및 도 12c는 본 발명의 다른 신호 전송 설명도.

도 13a, 도 13b 및 도 13c는 본 발명의 다른 신호 전송 설명도

도 14a, 도 14b 및 도 14c는 본 발명의 다른 신호 전송 설명도.

도 15a, 도 15b, 도 15c 및 도 15d는 본 발명의 다른 신호 전송 설명도.

도 16는 본 발명의 다른 구성도.

*도면의 주요 부분에 대한 부호의 설명*

11: 차일드국 13: 중개국

16: 피제어부 17: 센서부

135: 중개국 출력부 136: 제어 데이터 신호 발생수단

137: 라인 드라이버(137) 1310: 추출수단

1311: 감시신호 검출수단

Claims (10)

1. 각각이 피제어부 및 상기 피제어부를 감시하는 센서부를 포함하는 복수의 피제어장치로 이루어지고,

   상기 복수의 피제어장치에 공통의 데이터 신호선을 통해, 제어신호를 상기 피제어부에 전송하고 또한 상기 센서부로부터의 감시신호를 전송하는 제어·감시 신호 전송 시스템에 있어서,

   상기 데이터 신호선에 접속되고, 소정의 피제어장치로부터 전송된 감시신호를 미리 대응된 피제어장치로의 제어신호로서 전송하는 중개국과,

   상기 복수의 피제어장치에 대응하여 설치되고, 상기 데이터 신호선 및 대응하는 피제어장치에 접속되는 복수의 차일드국을 구비하고,

   상기 중개국이,

   소정의 주기의 클록에 동기한 소정의 타이밍 신호를 발생하기 위한 타이밍 발생수단과,

   상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다, 상기 데이터 신호선을 전송되는 상기 직렬의 펄스형 전압 신호에 중첩된 감시신호를 추출하는 중개국 입력부와,

   상기 타이밍 신호의 제어하에서, 상기 감시신호를 상기 제어신호로서 집어넣고, 상기 클록의 1주기마다, 상기 제어신호의 각 데이터의 값에 따라서 상기 제어신호를 상기 직렬의 펄스형 전압 신호에 중첩하고, 상기 감시신호가 추출된 주기와 동일한 주기로, 상기 데이터 신호선에 출력하는 중개국 출력부를 구비하고,

   상기 복수의 차일드국이, 각각,

   상기 타이밍 신호의 제어하에서, 대응하는 상기 센서부의 값에 따라서 감시데이터 신호를 형성하고, 이것을 상기 감시신호의 데이터의 값으로서, 상기 직렬의 펄스형 전압 신호의 소정의 위치에 중첩하는 차일드국 입력부와,

   상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다, 상기 직렬의 펄스형 전압 신호의 상기 제어 데이터 신호의 각 데이터의 값을 추출하고, 상기 각 데이터의 값 중의 상기 차일드국에 대응하는 데이터를 대응하는 상기 피제어부에 공급하는 차일드국 출력부를 구비하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
2. 각각이 피제어부 및 상기 피제어부를 감시하는 센서부를 포함하는 복수의 피제어장치로 이루어지고,

   상기 복수의 피제어장치에 공통의 데이터 신호선을 통해, 제어신호를 상기 피제어부에 전송하고 또한 상기 센서부로부터의 감시신호를 전송하는 제어·감시 신호 전송 시스템에 있어서,

   상기 데이터 신호선에 접속되고, 소정의 피제어장치로부터 전송된 감시신호를 미리 대응된 피제어장치로의 제어신호로서 전송하는 중개국과,

   상기 복수의 피제어장치에 대응하여 설치되고, 상기 데이터 신호선 및 대응하는 피제어장치에 접속되는 복수의 차일드국을 구비하고,

   상기 중개국이,

   소정의 주기의 클록에 동기한 소정의 타이밍 신호를 발생하기 위한 타이밍 발생수단과,

   상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다, 상기 주기를 적어도 입력기간 및 이것에 계속되는 출력기간으로 구분한 경우에 있어서의 상기 입력기간에 있어서, 상기 데이터 신호선을 전송되는 펄스형 전압 신호에 중첩된 감시 데이터 신호를 추출하는 중개국 입력부와,

   상기 타이밍 신호의 제어하에서, 상기 감시신호를 상기 제어신호로서 집어넣고, 상기 클록의 1주기마다, 상기 출력기간에 있어서, 상기 제어 데이터 신호를 상기 직렬의 펄스형 전압 신호에 중첩하여 상기 데이터 신호선에 출력하는 중개국 출력부를 구비하고,

   상기 복수의 차일드국이, 각각,

   상기 타이밍 신호의 제어하에서, 대응하는 상기 센서부의 값에 따라서 감시 데이터 신호를 형성하고, 이것을 상기 감시신호의 데이터의 값으로서, 상기 직렬의 펄스형 전압 신호의 소정의 위치의 클록의 상기 입력기간에 중첩하는 차일드국 입력부와,

   상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다, 그 출력기간에 중첩된 상기 직렬의 펄스형 전압 신호의 상기 제어 데이터 신호의 각 데이터의 값을 추출하고, 상기 각 데이터의 값 중의 상기 차일드국에 대응하는 데이터를 대응하는 상기 피제어부에 공급하는 차일드국 출력부를 구비하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 중개국 출력부가, 상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다, 상기 중개국 입력부로부터 입력되는 제어 데이터 신호의 각 데이터의 값에 따라서, 전원전압 이외의 레벨로서 상기 전원전압보다는 작고 다른 회로부분에 있어서의 하이레벨 신호보다도 큰 레벨의 기간과 이것에 계속되는 상기 전원전압의 레벨의 기간과의 듀티비를 변경함으로써, 상기 제어 데이터 신호를 직렬의 펄스형 전압 신호로 변환하여, 상기 데이터 신호선에 출력하고,

   상기 중개국 입력부가, 상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다, 상기 데이터 신호선을 전송되는 상기 직렬의 펄스형 전압 신호에 중첩된 감시 데이터 신호를 검출함으로써, 직렬의 상기 감시신호의 각 데이터의 값을 추출하고, 이것을 상기 감시신호로 변환하여, 상기 중개국 출력부에 입력하고,

   상기 차일드국 출력부가, 상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다, 상기 직렬의 펄스형 전압 신호의 전원전압의 레벨 이외의 레벨의 기간과 이것에 계속되는 상기 전원전압의 레벨의 기간과의 듀티비를 식별함으로써, 상기 제어 데이터 신호의 각 데이터의 값을 추출하고, 상기 각 데이터의 값 중의 상기 차일드국에 대응하는 데이터를 대응하는 상기 피제어부에 공급하고,

   상기 차일드국 입력부가, 상기 타이밍 신호의 제어하에서, 대응하는 상기 센서부의 값에 따라서 감시 데이터 신호를 형성하고, 이것을 상기 감시신호의 데이터의 값으로서, 상기 직렬의 펄스형 전압 신호의 소정의 위치에 중첩하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 감시 데이터 신호는 다른 전류 2진 레벨로 이루어지고,

   상기 중개국 입력부가, 상기 감시 데이터 신호를 전류신호로서 검출함으로써, 직렬의 상기 감시신호의 각 데이터의 값을 추출하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 중개국 출력부가, 상기 데이터 신호선을 통해, 상기 차일드국 출력부 및 차일드국 입력부에 대하여 충전 전류를 송출하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
6. 제 5 항에 있어서,

   상기 차일드국 출력부 및 차일드국 입력부가, 상기 전원전압 이외의 레벨의 기간에 있어서, 상기 데이터 신호선을 흐르는 상기 충전 전류를 차단하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
7. 제 6 항에 있어서,

   차일드국 입력부가, 상기 전원 전압 이외의 레벨의 기간에 있어서, 상기 데이터 신호선을 흐르는 상기 충전 전류를 차단하는 기간 중에, 상기 감시 데이터 신호를 출력하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
8. 제 5 항에 있어서,

   상기 차일드국 출력부 및 차일드국 입력부가, 상기 충전 전류에 의해 충전되는 충전수단을 구비하고, 상기 전원전압 이외의 레벨의 기간에 있어서, 상기 데이터 신호선을 흐르는 상기 충전 전류를 차단하는 동시에, 상기 충전수단으로부터 방전하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 데이터 신호선이 제 1 및 제 2 데이터 신호선으로 이루어지고,

   상기 제 2 데이터 신호선을, 가장 낮은 전위, 또한, 기준의 전위로 하고,

   상기 제 1 데이터 신호선을, 상기 전원전압 이외의 레벨과, 상기 전원전압으로서 가장 높은 전위의 어느 하나의 레벨로 하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.
10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

    상기 데이터 신호선이 제 1 및 제 2 데이터 신호선으로 이루어지고,

    상기 제 1 데이터 신호선을, 가장 높은 전위, 또한 기준의 전위로 하고,

    상기 제 2 데이터 신호선을, 상기 전원전압 이외의 레벨과, 상기 전원전압이고 가장 낮은 전위의 어느 하나의 레벨로 하는 것을 특징으로 하는, 제어·감시 신호 전송 시스템.