KR20050021895A - 전자장치의 제조방법 - Google Patents

전자장치의 제조방법 Download PDF

Info

Publication number
KR20050021895A
KR20050021895A KR1020040067856A KR20040067856A KR20050021895A KR 20050021895 A KR20050021895 A KR 20050021895A KR 1020040067856 A KR1020040067856 A KR 1020040067856A KR 20040067856 A KR20040067856 A KR 20040067856A KR 20050021895 A KR20050021895 A KR 20050021895A
Authority
KR
South Korea
Prior art keywords
film
aromatic hydrocarbon
inorganic film
plasma
organosilane
Prior art date
Application number
KR1020040067856A
Other languages
English (en)
Inventor
가지나루히코
요네다가츠미
Original Assignee
가부시끼가이샤 한도따이 센단 테크놀로지스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 한도따이 센단 테크놀로지스 filed Critical 가부시끼가이샤 한도따이 센단 테크놀로지스
Publication of KR20050021895A publication Critical patent/KR20050021895A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Abstract

본 발명은 비유전율 2.0∼2.4인 유기물 박막을 포함하는 저유전율 층간절연막을 갖는 전자장치의 제조방법을 제공하는 것을 목적으로 하는 것이며, 유기물 박막을 화학적 기상성장법에 의해 형성하기 전의 기본막 형성공정의 후처리, 또는 유기박막 성막공정의 전처리에서 그 기본막 표면이 물과의 접촉각을 50°이상의 소수성 표면으로 해 둠으로써, 무기막과 유기물 박막의 밀착성을 향상시킨다. 밀착성의 향상에 의해 다층배선 형성공정 중에서의 막의 박리나 크랙 등의 불량을 방지하는 것이 가능해져, 저유전율인 유기물 박막을 구비하는 반도체 장치와 같은 전자장치를 제공할 수 있는 것을 특징으로 한다.

Description

전자장치의 제조방법{METHOD FOR MANUFACTURING ELECTRONIC DEVICE}
본 발명은 전자장치의 제조방법에 관한 것으로서, 특히 저저항·저용량의 다층 배선구조를 형성하기 위한 저유전율막을 사용한 반도체장치의 제조방법에 관한 것이다.
반도체 집적회로장치의 미세화에 따라 배선저항의 상승, 배선간, 배선층간의 용량 상승이 문제가 되고 있다. 배선저항 및 용량이 상승하면 디바이스의 신호전반지연이 발생되어 동작속도가 저하되므로, 그 개선책이 검토되고 있다. 그 개선책으로서 배선에 구리를 사용하여 층간절연막에 저유전율막을 사용함으로써 저항, 용량의 저하를 도모하는 시도가 이루어지고 있다.
층간절연막에 사용되는 저유전율막으로서는 SiO2 중에 메틸기를 도입한 무기재료의 SiOC막이나, 폴리알릴에테르 유도체 등의 유기막의 개발이 행해지고 있다. 이들 박막의 유전율은 2.6∼2.9정도이며, 충분하다고는 할 수 없으므로, 차세대 전자기기에 대한 한층 더한 저유전율화에 있어서는 층간절연막에 공공(空孔)을 도입함으로써 막의 밀도를 낮추어서 유전율 2.0∼2.4의 막을 실현하기 위한 개발이 진행되고 있다.
그런데, 이와 같이 막에 공공을 도입하면 막의 기계적 강도가 저하되어 제조공정중에서 기판상에 형성된 막이 깨어지기 쉽거나 공공에 흡착되는 가스나 약제에 의한 막특성의 열화, 열화대책으로서의 후처리가 필요하므로, 이들 공공을 갖는 막을 반도체 장치의 제조에 적용하기 곤란했다.
이 때문에, 막에 공공을 도입하여 유전율을 저하시키는 것이 아니라, 막을 구성하는 재료 자체의 저유전율화를 도모하여 유전율 2.0∼2.4의 막을 실현하는 것이 검토되고 있다. 이 사양을 만족하는 막으로서 불소화 방향족 탄화수소 중합막이 알려져 있지만, 이 막은 막중에 불소원자를 가지므로 SiO2, SiN이나 SiC등의 무기막과의 밀착성이 좋지 않아 제조공정중에 막 박리 등의 불량이 발생한다는 문제가 있었다.
이와 같이, 불소원자 함유 중합체와 같은 유기 유전체막을 층간절연막으로서 사용할 때, 일반적으로 유기유전체막은 무기물막이나 금속막과의 계면 밀착성이 부족하고, 박리문제를 일으키기 쉽다는 문제가 있어, 이를 개선하기 위해 피처리 기체표면을 역스퍼터링하고, 또는 화학양론적 조성에 의해 Si 원소가 풍부한 층을 형성하여 피처리 기체표면에 당링본드를 형성하고, 그 표면에 유기유전체막을 형성하여 밀착성을 개선하는 것 등이 알려져 있다(일본국 특개2000－183052호 공보참조).
이 방법에 의하면 어떠한 대책을 강구할 필요도 없이 유기 유전체막과 피처리기체를 적층하는 경우와 비교하여 밀착성이 개선되고 박리를 일으킬 가능성은 감소되는 것으로 생각된다. 그러나, 이 방법은 피처리 기체표면에 적접 당링본드를 형성하고 그 표면에 형성하는 유기 유전체막과의 밀착을 견고하게 실시하고자 하는 것으로서, 그 계면은 무기질막과 그 표면에 밀착하고 있는 유기유전체막이며, 특성이 크게 다른 ２층의 막이 밀접하게 위치하고 있게 된다. 그 때문에 계면에서 열적, 역학적 스트레스가 걸려 최근 반도체 장치제조의 공정으로부터 보아 그 밀착은 충분하다고 할 수 없고, 보다 견고한 밀착이 요구되고 있다.
본 발명은 종래기술의 상기 문제점을 해결하기 위해 이루어진 것으로, 비유전율이 2.0∼2.4인 유기물 박막을 포함하는 저유전율 층간절연막을 갖는 전자장치의 제조공정 중에 막박리 등의 제조불량의 발생을 방지할 수 있는 방법을 제공하는 것을 목적으로 하고 있다.
본 발명은 기판 표면에 형성된 무기막의 표면을 유기 실란계 화합물 함유 분위기하에서 플라즈마 처리하여, 물과의 접촉각이 50°이상인 소수성 표면을 형성하는 공정과,
상기 플라즈마 처리된 표면에 불소화 방향족 탄화수소 중합막을 형성하는 공정을 적어도 구비한 것을 특징으로 하는 전자장치의 제조방법이다.
［제 1 실시형태］
이하에, 본 발명의 반도체 제조방법의 실시형태에 대하여 그 공정을 나타내는 도 1a ∼ 도 1d를 인용하여 설명한다.
본 실시형태는 도 1d에 도시한 바와 같이, 하층 무기막(11)의 표면에 유기 저유전율막(13)을 형성할 때에, 소수성의 표면층(12)를 개재하여 양층을 적층함으로써 밀착성을 개선하는 것이다.
우선, 도 1a에 도시한 바와 같이, 하층 무기막(11)을 준비한다. 상기 하층 무기막(11)으로서는 SiC, SiCN, SiN, SiO2, SiON 및 SiOC계의 무기막을 사용할 수가 있다. 이들 막은 이들 재료의 단독막이어도 좋고, 도시하지 않은 실리콘 등의 기판 표면에 형성된 무기막 박막이어도 좋다. 이 무기막 박막은 플라즈마 CVD법 등에 의해 형성된 막이어도 좋다.
다음에, 도 1b에 도시한 바와 같이, 상기 하층 무기막(11)의 표면을 유기 실란계 화합물의 존재하에서 플라즈마 처리한다(도 1b). 이에 의해 상기 하층 무기막(11)의 표면은 소수성의 표면층(12)이 된다(도 1c).
상기 표면층(12)의 소수성 정도로서는 해당 표면과 물의 접촉각이 50°이상이 되는 정도가 바람직하고, 더욱 바람직하게는 60°이상이다. 상기 표면층(12)의 물과의 접촉각이 50°미만인 경우, 후술하는 공정에 의해 그 표면에 형성하는 유기 저유전율막과의 밀착성이 좋지 않고, 이를 사용한 전자장치의 제조공정 중에서, 상기 유기 저유전율막의 박리가 발생되어 수율이 저하된다. 무기막과 물의 접촉각을 측정하는 것은 무기막을 수평면으로 배치하고, 청정하게 한 무기막 표면에 순수를 적하하여, 무기막과 물방울이 접하는 부분에서의 무기막과 물이 이루는 각도를 측정한다.
무기막과 물의 접촉각을 상기 범위로 제어하는 데에는, 사용하는 유기 실리콘계 화합물을 선택, 및 플라즈마 처리시간을 제어하여 성막 두께를 제어하는 등에 의해 상기 범위로 할 수가 있다.
구체적으로는 비극성의 유기기를 갖는 유기실란계 화합물을 채용하여, 플라즈마 처리 시간을 5초 이상 실시함으로써, 상기 범위의 접촉각을 갖는 소수성 막을 형성할 수가 있다.
본 공정에서 사용되는 유기실란계 화합물로서는 테트라메틸실란, 트리메틸실란, 디메틸실란, 테트라에틸실란, 테트라에톡시실란 등, 실리콘 원자에 알킬기, 알콕시기가 결합한 유기화합물 등을 들 수 있다. 이들 화합물은 단독으로 또는 혼합하여 사용할 수 있다. 본 공정에서, 플라즈마 처리하는 분위기로서 상기 유기실란계 화합물만으로 이루어진 분위기로 해도 되고, 상기 유기실란계 화합물 가스에 희석가스를 첨가한 분위기로 해도 좋다. 그 희석가스로서는 헬륨, 아르곤, 크세논, 네온 등의 희가스나, 질소가스 등을 사용할 수가 있다. 희석가스를 사용하는 경우, 상기 유기실란계 화합물의 함유율이 10∼100용적%의 범위에 있는 것이 바람직하다.
상기 플라즈마 처리 공정에서는 도 2에 도시한 바와 같은 플라즈마 처리장치를 사용할 수가 있다. 도 2에 있어서, 원료수납용기(21a, 21b)는 상기 플라즈마 처리장치에서 사용되는 각종 원료가스를 수용하고 있는 용기이며, 일반적으로는 고압가스봄베가 사용되고 있다. 상기 고압가스봄베는 원료종류마다 다른 봄베를 사용하고, 이들 봄베로부터 배관에 의해 유량제어장치(22a, 22b)에 원료가스를 공급하게 되어 있다. 유량제어장치(22a, 22b)는 도시하지 않은 제어장치에 의해 원료가스의 유통량이 제어되는 밸브가 바람직하다. 유량제어장치(22a, 22b)로부터 도출되는 원료가스는 플라즈마 CVD 처리형태에 의해 원료가스를 가열해 둘 필요가 있을 경우에는 가열반응기구(23)를 경유하여 성막챔버(24)에 공급되어지는 배관경로를 경유하여 공급된다. 한편, 원료가스에 어떤 처리도 실시하지 않고 성막챔버(24)에 원료가스를 공급하는 경우에는, 이러한 가열반응기구(23)를 경유하지 않고 직접 성막챔버(24)에 접속되는 배관을 경유하여 성막챔버(24)에 공급된다. 상기 성막챔버의 상세한 내용은 생략하지만, 그 내부에, 도시하지 않은 서셉터라고 불리는 피처리 기판을 설치하는 부재가 배치되어 있다. 상기 서셉터 부근에는 히터가 설치되어, 서셉터 위에 배치될 피처리 기판을 가열할 수 있도록 이루어져 있다. 또한, 성막챔버에는 고주파 전원(25)이 접속되어 있고, 서셉터 상의 피처리 기판에 접하는 표면 부근에서 플라즈마를 발생하도록 이루어져 있다. 또한, 상기 성막챔버(24)에는 압력제어장치(26)가 접속되어 있고, 성막챔버내의 압력이 조정 가능하게 되어 있다. 그리고, 상기 압력제어장치(26)에는 배기장치(27)가 접속되어 있고, 상기 성막챔버(24)내로부터 배출되는 플라즈마 CVD처리의 미반응 가스나 생성가스 등의 가스를 적절하게 처리하여 배출하도록 이루어져 있다.
본 공정에 있어서 상기 장치를 사용하여 실시되는 플라즈마 처리는 다음과 같은 조건으로 실시할 수 있다.
히터온도 : 250∼400℃
불활성가스유량 : 0∼2000sccm
챔버내 압력 : 100∼500Pa
고주파출력 : 200∼1500W
처리시간 : 3∼10초
다음에, 상기 공정에서 소수성화된 하층 무기막(11)의 표면(12)에 유기 저유전율막(13)을 형성한다(도 1d).
본 실시형태에서 사용할 수 있는 유기 저유전율층 재료로서는 유전율이 특히 낮은 점에서 불소화 방향족 탄화수소 중합막이 바람직하다. 상기 불소화 방향족 탄화수소 중합막으로서는, 불소화폴리디알킬벤젠, 불소화폴리플루오로디알킬벤젠 등의 중합막이 바람직하다. 더욱 구체적으로는 불소화폴리크실리렌 ―［CF2－C6H4 －CF2］n－, 불소화폴리플루오로크실리렌 ―［CF2－C6F4－CF 2］n－, 불소화폴리디에틸벤젠, 불소화폴리플루오로디에틸벤젠, 불소화폴리메틸에틸벤젠, 불소화폴리플루오로메틸에틸벤젠 등을 들 수 있다.
이와 같은 불소화 방향족 탄화수소 중합막을 제조하는 데에 적합한 원료로서는 불소화브롬화크실리렌［CF2Br－C6H4－CF2Br］, 불소화브롬화플루오로크실리렌［CF2 Br－C6F4－CF2 Br］등을 들 수 있다.
이들 불소화 방향족 탄화수소 중합막은 원료인 불소화 방향족 탄화수소 가스를 고온으로 가열하고, 원료가스를 활성화하여 중합체의 전구체를 형성한 후, 이 전구체를 피처리 기체(基體) 상에서 반응시킴으로써 불소화 방향족 탄화수소 중합막으로 할 수가 있다.
상기 원료를 전구체로 전화(轉化)하는 반응조건은 원료가스를 500∼800℃정도의 온도로, 1∼100초간 가열함으로써 실시할 수 있다. 또한, 이렇게 생성한 전구체의 불소화 탄화수소 중합막으로의 전화는 플라즈마 CVD장치내에서, 상기 전구체유량 1∼10sccm, 성막압력 1.3∼6.7Pa(10∼50mTorr), 온도 -50∼0℃, 소요시간 1∼10분의 조건으로 기판 상에 전구체를 응축시킴과 동시에 중합시킴으로써 실시된다.
이상의 공정에 의해 전자장치를 제조함으로써 하층 무기막(11)의 표면을, 물과의 접촉각을 소정 범위 이상으로 할 수 있고, 하층 무기막(11)과 그 표면에 형성하는 불소화 방향족 탄화수소 중합막(13)의 밀착성을 향상시키는 것이 가능하고, 제조공정 중에서의 막 박리 등의 불량발생을 방지하는 것이 가능하게 된다.
［제 2 실시형테］
상기 제 1 실시형태에서는 하층 무기막을 구비한 출발기판을 사용하여, 그 표면을 소수성화하고 하층 무기막과 유기 저유전율막의 밀착성을 개선하는 방법을 나타냈지만, 제 2 실시형태는 상기 하층 무기막을 플라즈마 CVD법에 의하여 형성하고, 이어서 그 표면에 유기실란 화합물의 분위기 중에서 플라즈마 CVD처리를 계속하여 표면을 소수성화함으로써, 동일한 플라즈마 CVD장치를 사용하여 일관적으로 처리가 가능한 방법이다. 이하, 상기 프로세스의 개략 단면도인 도 3a~도 3e를 이용하여 설명한다.
우선, 기판(31)을 준비한다. 상기 기판(31)으로서는 실리콘 기판, 세라믹스 기판, 유리 기판, 플라스틱 기판, 또는 플렉시블 기판 등을 사용할 수가 있다. 또한, 이들 기판 위에 절연막, 전극막, 유전체막 등 각종 기능막을 형성한 것이어도 좋다(도 3a).
다음에, 기판(31)의 표면에, 플라즈마 CVD법을 이용하여 기본층이 될 하층 무기막(32)을 형성한다. 상기 막재료로서는 무기 저유전율 재료를 채용하는 것이 바람직하고, 구체적으로는 SiCN막이나, SiC, SiOC, BN, SiO2를 사용할 수가 있다. 상기 막으로서는 플라즈마 CVD법에 의해 형성되는 막이 바람직하고, 또한 유기 실란계 화합물을 원료로서 사용함으로써 성막될 재료인 것이, 그 하층 무기막과 그 표면에 형성하는 소수성 표면을 동일한 플라즈마 처리 장치를 사용하여 일관적으로 실시할 수 있으므로 바람직하다.
구체적으로는 트리메틸실란과 암모니아의 혼합가스 중에서 플라즈마 처리함으로써 SiCN막을 형성할 수가 있지만 SiCN막을 형성한 후, 계속되는 트리메틸실란만의 플라즈마 처리에 의해 기판상에 소수성층을 형성하는 것이 가능해진다(도 3b).
플라즈마 CVD처리에 의해 형성한 하층 무기막(32) 표면에 상기 제 1 실시형태의 경우와 같은 방법으로, 유기실란계 화합물을 함유하는 분위기 중에서 상기 하층 무기막(32) 표면을 플라즈마 처리함으로써(도 3c), 상기 하층 무기막(32) 표면을 개질하여 소수성화 표면(33)을 형성한다(도 3d).
그 다음, 상기 공정에서 형성된 소수성 표면(33) 상에 상기 제 1 실시형태에서 설명한 방법과 동일한 방법으로 유기 저유전율막(34)을 형성한다(도 3e).
상기 실시형태에서는 플라즈마 CVD처리장치에서 일관적으로 하층 무기막(32)부터 유기 저유전율막(34)까지의 층을 형성할 수 있기 때문에, 효율적으로 전자장치를 제조할 수가 있다.
이상의 실시형태에서는 하층 무기막의 표면을 유기실리콘계 화합물 함유 분위기하에서 플라즈마 처리함으로써 표면을 소수성화하고, 그 표면에 유기 저유전율막을 형성함으로써 전자장치를 제조하는 예를 나타냈지만, 본 발명의 수법은 반도체 기판, 금속 재료 기판, 세라믹스 재료 기판, 유리 기판, 플라스틱 기판 등 각종 기판 상에 무기막을 형성하고, 그 표면에 유기 중합체막을 형성하는 것과 같은 구조의 장치 제조에 적용할 수 있는 것이다.
즉, 본 실시형태의 수법은 유기 저유전율 층간절연재료층을 구비하는 고밀도 집적회로장치 뿐만 아니라, 마찬가지로 유기 저유전율 재료막을 갖고 고주파 신호를 처리하는 자기기록 재생헤드나, 유기박막 유전재료층을 갖춘 박막 전자소자 등에 적용하는 것도 가능하다.
상기 제 1 및 제 2 실시형태에서는 무기막의 표면을 유기 실리콘 화합물 분위기 중에서 플라즈마 CVD처리에 의해 소수성으로 개질한 후, 불소화 방향족 탄화수소 중합막을 형성하는 공정을 순차적으로 채용했지만, 불소화 방향족 탄화수소 중합막의 표면을 소수성화하고, 그 후에 무기막을 형성할 수도 있다. 이들 공정은 일관적으로 플라즈마 CVD장치에 의해 실시할 수 있다.
(실시예 1)
이하, SiOC박막과 그 표면에 형성될 불소화 방향족 탄화수소 중합막을 구비한 적층 구조인 전자장치의 제조방법의 실시예를 나타낸다. 본 실시예에서는 도 2에 도시한 플라즈마 처리장치를 사용하고, 도 3a ∼ 도 3e에 도시한 공정으로 전자장치를 제조하였다.
우선, 기판(31) 상에, SiOC막을 플라스마 CVD법에 의해 형성하여 하층 무기막(32)으로 하였다(도 3b).
다음에, SiOC형성공정과 동일한 플라즈마 CVD장치를 사용하여, 유기실란으로서 테트라메틸실란을 포함한 가스를 이용하여, 하기 조건으로 플라즈마 처리하고, 상기 SiOC막 표면에 2nm정도 두께의 메틸기로 이루어지는 유기기가 남은 상태의 층을 얇게 형성하였다.
성막조건은 하기 조건과 같이 하였다.
성막 챔버내 압력 : 233Pa(1.75Torr)
온도 : 400℃
원료가스 : 테트라메틸실란
원료가스유량 : 2500sccm
고주파 전원 주파수 : 13.56MHz
파워 : 100∼800W
이 방법에 의해 형성된 SiOC막의 표면과 물의 접촉각을 측정하였다.
다음으로, 불소화 방향족 탄화수소 중합막을 아래 조건으로 성막하였다.
즉, 도 2에 도시한 플라즈마 CVD장치를 사용하여, 원료수납용기(21a)에 의해 가열·기화시킨 원료가스를 유량제어기구(22a)에 의해 유량을 제어하면서 내벽온도가 600℃의 가열반응기구(23)에 의해 활성화하고, 중합반응에 의해 박막을 형성하기 위한 전구체를 형성하였다. 성막챔버(24) 내에 배치된, 30℃로 제어된 정전척 상에 배치된 기판상에 전구체를 인도하여, 하기 플라즈마 처리조건으로 유기물 박막으로서 불소화폴리크실리렌 -［CF2-C6H4-CF2］n-을 형성하였다(도 3e).
전구체유량 : 5sccm
성막압력: 2.7Pa(20mTorr)
상기 방법에 의해 형성한 하층 무기막과 유기 저유전율막의 적층체를 형성한 후, 테이프테스트에 의해 밀착성 평가를 실시했다. 즉, 상기 적층체 1cm 평방 중에 1mm 평방 눈금이 100개가 되도록 칼을 사용하여 흠집을 낸 후, 점착테이프를 유기 저유전율막 표면에 붙이고, 이것을 떼어 내어 점착테이프에 부착된 벗겨진 눈금의 수로 밀착성을 비교하였다. 그 결과를 도 4에 나타낸다. 도 4에서, 총 눈금수에 대한 박리된 눈금수의 비율이 불량률이다. 도면으로부터 명백한 바와 같이 접촉각이 대략 50°이상에서 불량율이 제로가 되었다.
(비교실험)
다음으로, 상기 실시예의 효과를 확인하기 위하여, 비교실험으로서 상기 실시예 1에 있어서, 하층 무기막 표면을 상기 기판표면에 형성한 후, 상기 기판에 대한 유기실리콘 화합물 함유 분위기 가운데서의 CVD처리를 대신하여, O2 및 N2O 등의 산화성 가스를 사용한 플라즈마 CVD법에 의해, 상기 기판표면에 산화막을 성형하였다. 그 후, 실시예 1과 같은 방법에 의해 불소화 방향족 탄화수소 중합막의 형성을 실시했다. 그 결과, 상기 하층 무기막과 그 표면에 형성한 상기 불소화 방향족 탄화수소 중합막의 밀착성이 좋지 않아, 상기 실시예 1과 같은 점착테이프 박리테스트에 있어서 충분히 실용적인 결과를 얻을 수 없었다.
(실시예 2)
이하에, 하층막으로서 SiCN막을 플라즈마 CVD법에 의해 형성하고, 그 표면에 폴리불화크실리렌막을 형성한 전자장치의 제조방법의 실시예를 나타낸다.
도 2의 플라즈마 CVD장치를 사용하여 성막챔버(24)내에 실리콘웨이퍼 기판을 배치하였다. 원료가스로서 트리메틸실란과 암모니아를 사용하여 실리콘기판의 표면에 플라즈마 CVD에 의해 SiCN막을 성막하였다. 플라즈마CVD공정의 최종과정에서 암모니아의 공급을 정지하고 트리메틸실란과 질소가스만을 공급하여, 고주파 출력을 급격하게 0W로 하는 것이 아니라, 100∼500W/sec로 서서히 작게 함으로써 트리메틸실란의 분해를 억제하여 메틸기를 갖는 표면을 형성하였다.
다음으로, 트리메틸실란으로 처리한 표면 상에, 불소화 방향족 탄화수소 중합막을 상기 실시예 1과 같은 조건으로 불소화폴리크실리렌막을 성막하였다. 얻어진 SiCN막과 불소화폴리크실리렌막의 적층구조체에 대하여 실시예 1과 같은 테이프테스트에 의한 밀착성 평가를 실시하였다.
그 결과, 대략 접촉각이 50°이상의 조건에서 막 벗겨짐 불량률이 제로가 되었다.
상기 실시예에서는 기본 막인 하층 무기막으로서 SiOC 및 SiCN막을 사용한 예를 나타냈지만, 이들 이외에 SiC, SiN, SiO2, SiON계의 막이어도 적용 가능하다.
또한, 불소화폴리크실리렌 -［CF2-C6H4-CF2］n- 막이나, 불소화에틸렌막 등의 불소화 유기막이나 유기 폴리머막을 사용한 박막이 적층 가능한 공정 전반에도 응용가능하다.
전술한 바와 같이, 본 발명에 따르면 비유전율이 2.0∼2.4인 유기물 박막을 포함하는 저유전율 층간 절연막을 갖는 전자장치의 제조공정 중에 막박리 등의 제조불량의 발생을 방지할 수 있다.
도 1a ∼ 도 1d는 본 발명의 한 실시형태의 전자장치의 제조공정을 나타내는 개략 단면도,
도 2는 본 발명에서 사용할 수 있는 플라즈마 CVD장치의 개념도,
도 3a ∼ 도 3e는 본 발명의 다른 실시형태의 전자장치의 제조공정을 나타내는 개략 단면도, 및
도 4는 본 발명의 실시예 및 비교예의 실험데이터를 나타내는 그래프이다.
*도면의 주요부분에 대한 부호의 설명
11 : 하층 무기막 12 : 표면층
13 : 유기 저유전율막 21a, 21b : 원료수납용기
22a, 22b : 유량제어장치 23 : 가열반응기구
24 : 성막챔버 25 : 고주파 전원
26 : 압력제어장치 27 : 배기장치

Claims (20)

  1. 무기막의 표면에 유기 라디칼을 도입함으로써 물과의 접촉각이 50°인 무기막의 표면 특성을 변화시키는 공정과,
    불소화 방향족 탄화수소 중합체 원료를 분해함으로써 전구체를 형성하는 공정과,
    상기 무기막의 표면에 상기 전구체를 증착시킴으로써 상기 무기막 표면에 불소화 방향족 탄화수소 중합막을 형성하는 공정을 포함하는 것을 특징으로 하는 전자장치의 제조방법.
  2. 무기막의 표면을 유기실란계 화합물 함유 분위기하에서 플라즈마 처리하여, 상기 무기막 표면에 물과의 접촉각이 50°이상의 소수성 표면을 형성하는 공정과,
    상기 플라즈마 처리된 표면에 불소화 방향족 탄화수소 중합막을 형성하는 공정을 적어도 구비한 것을 특징으로 하는 전자장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 플라즈마 처리된 표면과 물의 접촉각이 60°이상인 것을 특징으로 하는 전자장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 무기막이 SiO2막, SiN막, SiC막, SiOC막 및 SiCN막으로 이루어진 군에서 선택되어진 어느 1종의 막인 것을 특징으로 하는 전자장치의 제조방법.
  5. 제 2 항에 있어서,
    상기 무기막이 플라즈마 CVD법에 의해 성막된 것을 특징으로 하는 전자장치의 제조방법.
  6. 제 2 항에 있어서,
    상기 불소화 방향족 탄화수소 중합막이 불소화폴리크실리렌 또는 불소화폴리플루오로크실리렌인 것을 특징으로 하는 전자장치의 제조방법.
  7. 제 2 항에 있어서,
    상기 불소화 방향족 탄화수소 중합막은 불소화 방향족 탄화수소가스를 가열함으로써 중합체의 전구체를 형성한 후, 상기 전구체를 상기 피처리 기판표면에서 반응시켜 형성한 것임을 특징으로 하는 전자장치의 제조방법.
  8. 제 2 항에 있어서,
    상기 유기실란계 화합물이 테트라메틸실란, 트리메틸실란, 디메틸실란, 테트라에틸실란 및 테트라에톡시실란으로 이루어진 군에서 선택되는 적어도 1종인 것을 특징으로 하는 전자장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 유기실란계 화합물을 함유하는 분위기가 유기실란계 화합물만으로 이루어지는 분위기이거나, 또는 희석가스를 사용하여 희석한 분위기인 것을 특징으로 하는 전자장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 분위기에 있어서의 상기 유기실란계 화합물의 함유율이 10∼100용적%의 범위인 것을 특징으로 하는 전자장치의 제조방법.
  11. 기판표면에 플라즈마 CVD처리장치를 사용하여 무기막을 형성하는 공정과,
    계속해서 상기 플라즈마 CVD처리장치 내에서 상기 무기막 표면을 유기실란계 화합물 함유 분위기하에서 플라즈마 처리하여 물과의 접촉각이 50°이상의 소수성표면을 형성하는 공정과,
    상기 플라즈마 처리된 표면에 불소화 방향족 탄화수소 중합막을 형성하는 공정을 적어도 구비한 것을 특징으로 하는 전자장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 무기막이 SiO2막, SiN막, SiC막, SiOC막 및 SiCN막으로 이루어진 군에서 선택되는 어느 1종의 막인 것을 특징으로 하는 전자장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 불소화 방향족 탄화수소 중합막이 불소화폴리크실리렌 또는 불소화폴리플루오로크실리렌인 것을 특징으로 하는 전자장치의 제조방법.
  14. 제 11 항에 있어서,
    상기 불소화 방향족 탄화수소 중합막은 불소화 방향족 탄화수소 가스를 가열함으로써 중합체의 전구체를 형성한 후, 상기 전구체를 상기 피처리 기판 표면에서 반응시켜 형성한 것임을 특징으로 하는 전자장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 유기실란계 화합물이 테트라메틸실란, 트리메틸실란, 디메틸실란, 테트라에틸실란 및 테트라에톡시실란으로 이루어진 군에서 선택되는 적어도 1종인 것을 특징으로 하는 전자장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 유기실란계 화합물을 함유하는 분위기가 유기실란계 화합물만으로 이루어진 분위기이거나, 또는 희석가스를 사용하여 상기 유기실란계 화합물을 희석한 분위기인 것을 특징으로 하는 전자장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 분위기에서의 상기 유기실란계 화합물의 함유율이 10∼100용적%의 범위인 것을 특징으로 하는 전자장치의 제조방법.
  18. 플라즈마 처리 장치내에 배치한 기판표면에 유기실란계 화합물 및 질소화합물을 함유하는 가스를 공급하는 단계와,
    플라즈마 처리함으로써 상기 기판 표면에 무기막을 형성하는 단계와,
    이어서 상기 플라즈마처리를 유지한 채 상기 질소화합물의 공급을 정지하고 상기 유기실란계 화합물만을 상기 플라즈마 처리장치에 공급하여 플라스마 처리를 계속하는 단계와,
    상기 공정에서 형성한 무기막 표면을 소수성화하는 단계와,
    이어서 상기 소수성화한 무기막 표면에 불소화 방향족 탄화수소 중합막을 형성 단계를 포함하는 것을 특징으로 하는 전자장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 질소화합물이 암모니아인 것을 특징으로 하는 전자장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 무기막이 SiCN막인 것을 특징으로 하는 전자장치의 제조방법.
KR1020040067856A 2003-08-28 2004-08-27 전자장치의 제조방법 KR20050021895A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003305063A JP4015976B2 (ja) 2003-08-28 2003-08-28 電子装置の製造方法
JPJP-P-2003-00305063 2003-08-28

Publications (1)

Publication Number Publication Date
KR20050021895A true KR20050021895A (ko) 2005-03-07

Family

ID=34408571

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040067856A KR20050021895A (ko) 2003-08-28 2004-08-27 전자장치의 제조방법

Country Status (3)

Country Link
US (1) US7084077B2 (ko)
JP (1) JP4015976B2 (ko)
KR (1) KR20050021895A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755674A (zh) * 2020-06-18 2020-10-09 合肥国轩高科动力能源有限公司 一种碳包覆氧化亚硅/g-C3N4复合材料及其制备方法、应用

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060199386A1 (en) * 2004-12-27 2006-09-07 Jim-Jey Huang Semiconductor device with low-resistance inlaid copper/barrier interconnects and method for manufacturing the same
US7875556B2 (en) 2005-05-16 2011-01-25 Air Products And Chemicals, Inc. Precursors for CVD silicon carbo-nitride and silicon nitride films
US7601567B2 (en) * 2005-12-13 2009-10-13 Samsung Mobile Display Co., Ltd. Method of preparing organic thin film transistor, organic thin film transistor, and organic light-emitting display device including the organic thin film transistor
KR100939593B1 (ko) * 2006-11-21 2010-02-01 어플라이드 머티어리얼스, 인코포레이티드 습식 에칭 언더컷팅들을 최소화하고 ｋ가 2.5 미만인 최저ｋ 유전체들의 공극 밀봉을 제공하는 방법
JP5257281B2 (ja) * 2009-07-14 2013-08-07 富士通株式会社 半導体装置及びその製造方法
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409984B2 (ja) * 1996-11-14 2003-05-26 東京エレクトロン株式会社 半導体装置及び半導体装置の製造方法
JP2004111688A (ja) 2002-09-19 2004-04-08 Semiconductor Leading Edge Technologies Inc 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755674A (zh) * 2020-06-18 2020-10-09 合肥国轩高科动力能源有限公司 一种碳包覆氧化亚硅/g-C3N4复合材料及其制备方法、应用

Also Published As

Publication number Publication date
US7084077B2 (en) 2006-08-01
JP4015976B2 (ja) 2007-11-28
US20050085097A1 (en) 2005-04-21
JP2005079188A (ja) 2005-03-24

Similar Documents

Publication Publication Date Title
JP4090740B2 (ja) 集積回路の作製方法および集積回路
JP4738568B2 (ja) 炭素含有層の付着強化と酸化最小限化のためのプラズマ処理
JP3409984B2 (ja) 半導体装置及び半導体装置の製造方法
EP1094508B1 (en) Method for forming a low K dielectric composite layer in integrated circuits structures
JPH0729897A (ja) 半導体装置の製造方法
KR100368100B1 (ko) 불소첨가절연막의형성방법
JPH11297686A (ja) 半導体装置の製造方法
US20030001278A1 (en) Method for manufacturing a semiconductor device and a semiconductor device
KR20010075566A (ko) 반도체 장치 및 그 제조 방법
KR20020079929A (ko) 트렌치 충전 방법
WO2000025361A1 (en) Semiconductor device and manufacture thereof
US20090275211A1 (en) Fabrication method of porous low-k dielectric film
KR20050021895A (ko) 전자장치의 제조방법
US20060024979A1 (en) Fabrication method of semiconductor device
JP2007258403A (ja) 多孔性低誘電率薄膜及びその製作方法
CN113802108A (zh) 沉积的方法
JP3877472B2 (ja) 層間絶縁膜の形成方法
JP3986674B2 (ja) 半導体装置、その製造方法及び層間絶縁膜の形成方法
JP2004111688A (ja) 半導体装置および半導体装置の製造方法
JP2000223485A (ja) 複合絶縁膜の製造方法及びこれを用いた半導体装置の製造方法
JP4747755B2 (ja) 有機絶縁膜とその作製方法，及び有機絶縁膜を用いた半導体装置
EP1460685A1 (en) Semiconductor device and method of manufacturing the same
JP5332442B2 (ja) 半導体装置の製造方法及び半導体装置
JP2004304177A (ja) 半導体装置および半導体装置の製造方法
JP2005079187A (ja) 電子装置およびその製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid