KR20050020634A

KR20050020634A - 반도체 레이저 및 그 제조 방법

Info

Publication number: KR20050020634A
Application number: KR1020040064421A
Authority: KR
Inventors: 마키타고우지; 아다치히데토
Original assignee: 마쯔시다덴기산교 가부시키가이샤
Priority date: 2003-08-18
Filing date: 2004-08-16
Publication date: 2005-03-04
Also published as: CN1585219A; JP2005064328A; KR100621117B1; US7369593B2; JP4313628B2; US20050041710A1; CN100452582C

Abstract

제1 도전형의 클래드층(103)과, 제2 도전형의 클래드층(107)과, 2개의 클래드층의 사이에 배치된 활성층(105)을 구비하고, 제2 도전형의 클래드층은 공진기 방향으로 연장된 적어도 1개의 릿지 구조를 갖고, 적어도 릿지 구조의 측면을 덮도록 전류 블록층(112)이 형성된다. 전류 블록층은, 수소가 첨가된 제1 유전체막(111)을 구비한다. 전류 블록층을 유전체로 형성한 릿지형 스트라이프 구조 반도체 레이저에 있어서, 광 가둠 효율이 향상하여, 레이저 발진 임계치가 저감되어, 고온, 고출력 발진시의 전류 특성이 개선된다.

Description

반도체 레이저 및 그 제조 방법{SEMICONDUCTOR LASER AND METHOD FOR MANUFACTURING THE SAME}

본 발명은, 광디스크 시스템의 광원 등에 사용되는 반도체 레이저에 관한 것으로, 특히 유전체막으로 전류 협착한 매설 성장을 행하지 않는 릿지형 스트라이프 구조를 갖는 반도체 레이저에 관한 것이다.

최근 DVD나 CD의 보급에 따라 반도체 레이저는 각종 분야에서 사용되고, 그 제조 비용 저감이나 리드 타임의 단축이 강하게 요구되고 있다.

반도체 레이저에서 일반적으로 사용되고 있는 매설 릿지형 스트라이프 구조를, 도 6에 나타낸다(일본국 특개평 6-237038호 공보 참조). 이 구조는, 이하에 나타낸 방법으로 형성된다.

먼저 제1 도전형 기판(201) 상에, 버퍼층(202), 제1 도전형 클래드층(203), 가이드층(204), 활성층(205), 가이드층(206), 제2 도전형 클래드층(207), 헤테로 버퍼층(208), 및 캡층(209)을, 유기금속 기상성장법(이하, MOCVD법이라 한다)을 사용하여 에피텍셜 성장시킨다.

그 위에 절연층(도시 생략)을 형성하고, 이것을 스트라이프 패턴으로 가공한 후, 그 스트라이프 패턴을 마스크로 하여, 제2 도전형 클래드층(207)을 에칭에 의해 릿지 형상으로 가공한다. 다음에, MOCVD법을 사용하여 제1 도전형 전류 블록층(210)을 선택 성장시킨다. 스트라이프 패턴을 제거한 후, MOCVD법을 사용하여 제2 도전형 컨택트층(211)을 성장시킨다. 또한, n측 전극(212) 및 p측 전극(213)을 각각 형성한다.

이 구조는, 제조 공정에서 MOCVD 프로세스를 3회 사용하므로, 제조 비용의 저감이 곤란했다.

다음에, 유전체막을 전류 블록층으로서 사용한 릿지형 스트라이프 구조 반도체 레이저를 도 7(a)에 나타낸다(일본국 특개평 11-186650호 공보 참조). 이 구조를 제작하는 공정에서는, 먼저 제1 도전형 기판(301) 상에, 버퍼층(302), 제1 도전형 클래드층(303), 가이드층(304), 활성층(305), 가이드층(306), 제2 도전형 클래드층(307), 헤테로 버퍼층(308), 및 캡층(309)을, MOCVD법을 사용하여 에피텍셜 성장시킨다. 그 위에 절연층(도시 생략)을 형성하여, 이것을 스트라이프 패턴으로 가공한 후, 그 스트라이프 패턴을 마스크로 하여, 제2 도전형 클래드층(307)을 에칭에 의해 릿지 형상으로 가공한다. 또한 릿지의 양 사이드에, 유전체막으로 이루어지는 전류 블록층(310)을 형성한다. 또한, n측 전극(311) 및 p측 전극(312)을 각각 형성한다.

이렇게 유전체막을 사용한 릿지형 스트라이프 구조에서는, MOCVD 프로세스를 1회만 사용하면 되므로, 도 6의 예의 경우와 비교하여 제조 비용의 저감이 가능하다. 또, 성장 회수의 저감에 의해, 제조 공정의 리드 타임의 단축을 도모할 수 있다는 이점도 있다. 특히 모놀리식 2파장 레이저에 있어서는, 결정 성장 회수나 제조 공정은 더욱 복잡해지기 때문에, 도 7(a)의 구조를 채용함으로써 대폭의 비용 삭감과 제조 리드 타임의 단축을 실현 가능하다고 생각된다.

도 7(a)에 나타낸, 에피텍셜 성장을 1회만 사용하여 제작되는 릿지형 스트라이프 구조의 레이저에서는, 전류 블록층에 예를 들면 산화 실리콘막(이하 SiO₂라 한다)이나 질소화실리콘막(이하 SiN이라 한다)과 같은, AlGaAs계, AlGaInP계 반도체층과 비교하면 굴절율이 상당히 작은 유전체막을 사용하고 있다. 예를 들면, 650nm의 파장의 빛에 대한 굴절율은, SiO₂=1.5, SiN=2.0인 것에 비해, AlGaAs=3.1∼4.1, AlGaInP=3.2∼3.6이다.

따라서, 전류 블록층과, 릿지부나 클래드층을 구성하는 반도체층의 굴절율과의 차가 커진다. 그 때문에, 출사광의 발산각(divergence angle)을 조정하기 위해서는, 도 7(a)에 나타낸 릿지부의 외측의 제2 도전형 클래드층(307)의 막두께(H)를 두껍게 하여, 광의 가둠을 강화할 필요가 있다. 이에 따라 도 7(b)에 나타낸 바와 같이, 활성층(305)에 주입되는 전류 중 발광 영역(313)의 밖으로 누출되는 무효한 성분(314)이 증가하여, 동작 전류가 증대하는 과제가 발생한다. 동작 전류의 증대는 반도체 레이저 소자의 온도 특성을 저하시켜, 고온에서의 신뢰성을 현저히 저하시킬 위험이 있다.

본 발명은, 이상의 종래예의 결점을 극복하여, 발진 파장에 대한 흡수 계수가 충분히 작고, 클래드층과의 굴절율의 차가 작은 광 가둠에 적합한 유전체막을 전류 블록층에 구비하여, 레이저 발진 임계치가 낮고, 고온, 고출력 발진시의 전류 특성이 좋은 릿지형 스트라이프 구조 반도체 레이저 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명의 반도체 레이저는, 상기 과제를 해결하기 위해, 제1 도전형의 클래드층과, 제2 도전형의 클래드층과, 상기 2개의 클래드층의 사이에 배치된 활성층을 구비하고, 상기 제2 도전형의 클래드층은 공진기 방향으로 연장된 적어도 1개의 릿지 구조를 갖고, 적어도 상기 릿지 구조의 측면을 덮도록 전류 블록층이 형성되고, 상기 전류 블록층은, 수소가 첨가된 제1 유전체막을 구비한 것을 특징으로 한다.

본 발명의 반도체 레이저의 제조 방법은, 상기 구성의 반도체 레이저를 제조할 때, 상기 제1 유전체막을, 전자 사이클로트론 공명(ECR) 스퍼터링법 또는 ECR-CVD법을 사용하여 형성하는 것을 특징으로 한다.

본 발명의 반도체 레이저는, 전류 블록층에, 발진 파장에 대해 굴절율이 높고, 흡수 계수가 충분히 작은, 수소가 첨가된 제1 유전체막을 적용한다. 그에 의해, 릿지부 내외에서의 굴절율차를 저감할 수 있다. 이에 따라 활성층으로의 무효 전류가 저감되어, 소자의 임계치 전류를 저감할 수 있어, 고온, 고출력 발진시의 전류 특성이 좋은 반도체 레이저 소자를 고 수율로 제조할 수 있다.

본 발명의 반도체 레이저에 있어서, 전류 블록층은, 제1 유전체막과 릿지 구조의 사이에, 수소의 확산을 방지하기 위한 제2 유전체막을 구비하는 것이 바람직하다. 그에 의해, 제1 유전체막으로부터 수소가 확산되어, 전류 블록층 등에서의 장해가 발생하는 것을 억제할 수 있다.

제1 유전체막은 어몰퍼스 실리콘인 것이 바람직하다. 또, 어몰퍼스 실리콘의 막두께는 0.1㎛ 이상인 것이 바람직하다.

더욱 바람직하게는, 제1 유전체막의 양 면에 제2 유전체막을 구비한다.

또, 제2 유전체막에는, 질소 또는 알루미늄을 포함하는 것이 바람직하다. 특히, 제2 유전체막이, 질화실리콘(SiN), 질화알루미늄(AlN), 산화 알루미늄(Al₂O₃), 또는 이들을 포함하는 화합물, 또는 질화알루미늄티탄(AlTiN)에 의해 형성되어 있는 것이 바람직하다.

또, 제1 유전체막과 제2 유전체막이 인접해도 된다.

또, 제2 유전체막의 막두께는, 바람직하게는 2nm 이상, 50nm 이하, 보다 바람직하게는 5nm 이상, 50nm 이하로 한다.

또, 이상의 어느 한 구성의 반도체 레이저를 제조할 때는, 제1 유전체막 및 제2 유전체막을, 전자 사이클로트론 공명(이하, ECR이라 한다) 스퍼터링법, 또는 ECR-CVD법을 사용하여 형성하는 것이 바람직하다.

발명자들은, 종래예의 결점을 극복하여, 발진 파장에 대한 흡수 계수가 충분히 작고, 클래드층과의 굴절율의 차가 작은 광 가둠에 적합한 유전체막을 전류 블록층으로서 사용하기 때문에, 굴절율이 SiO₂나 SiN보다 높은 유전체막에 대해 검토했다. 각종 유전체 재료에 관해, 도 8(a)에 굴절율의 파장 의존성을, 도 8(b)에 흡수 계수의 파장 의존성을 나타낸다. 검토 결과, 수소화 어몰퍼스 실리콘을 사용하면, SiO₂나 SiN과 비교하여 굴절율이 높고, 또 600nm 이상의 파장의 광에 대해 흡수 계수도 충분히 작은 것을 알 수 있었다.

그래서, 이 재료를 전류 블록층으로 한 반도체 레이저의 제작을 검토한 바, 다음과 같은 문제가 발생하는 경우가 있는 것을 알았다.

도 7(a)에 나타낸 구조의 반도체 레이저를 예로 하여 설명한다. 이 반도체 레이저의 제조 공정에서는, 전류 블록층(310)을 형성한 후, 캡층(309)의 상부를 노출시키도록 전류 블록층(310)의 일부를 제거한다. 다음에 기판 이면에 Au, Ge, Ni로 이루어지는 n측 전극(311)을, 기판 표면에 Cr/Pt/Au로 이루어지는 p측 전극(312)을 형성하여, 이면에서의 오믹 접합을 취하기 위한 얼로이 처리를 행한다.

그러나, 이 얼로이 처리시, 전류 블록층(310)이나 p측 전극(312)이 들떠서 박리하는 경우가 있는 것이 판명되었다. 이 현상의 원인은, 전류 블록층(310)으로서 수소가 첨가된 어몰퍼스 실리콘막을 사용한 경우, 반도체 레이저를 200℃ 이상의 고온 상태에 노출시킴으로써, 어몰퍼스 실리콘막중의 수소가 확산하여, 클래드층(307)과 전류 블록층(310)의 사이에 모여, 팽창하여, 물집형상의 막 박리에 이르는 것으로 생각된다.

이러한 막 박리가 일어나면, 전류 블록층의 절연이 유지되지 않고, 무효 전류가 레이저에 많이 흘러 동작 전류가 증가해 버린다. 또, 박리 상태가 심하면 전극자체가 비산되어 버릴 위험도 있다.

또한, 반도체 레이저와 서브 마운트의 실장 공정에서도, 같은 불량이 생긴다고 생각된다. 고출력 반도체 레이저의 실장에 관해, 도 9(a)∼9(c)를 참조하여 설명한다. 실장 공정에서는, 먼저 도 9(a)에 나타낸 바와 같이, 고출력 반도체 레이저(401)를 콜레트(404)에 의해 유지하여, 서브 마운트(403) 등의 부재 상에, 땜납재(402)를 통해 재치한다. 그 때, 서브 마운트(403)는 땜납재(402)의 융점 이상으로 가열해 둔다. 도 9(b)에 나타낸 상태까지 고출력 반도체 레이저(401)를 강하시킨 뒤, 서브 마운트(403)와 반도체 레이저(401)를 압접하여 접합한다. 그 후 도 9(c)에 나타낸 바와 같이, 콜레트(404)를 상승시킨다.

이상의 공정에서, 서브 마운트(403)와 반도체 레이저(401)를 압접하여 접합할 때, 콜레트(404)의 하중과 고출력 반도체 레이저소자(401)의 형상에 기인하는 잔류 응력이 발생하기 쉽다. 이것은, 고출력 반도체 레이저 소자(401)의 공진기 길이는 0.5∼1mm이고, 통상 고출력 반도체 레이저 소자(401)의 폭 치수에 비해, 공진기 길이가 상당히 큰 구성으로 되어 있기 때문이다.

반도체 레이저는, 통상 방열성을 좋게 하기 위해 발광 영역에 가까운 면이 서브 마운트에 접합되기 때문에(이하, 정션 다운이라 한다), 반도체 레이저 소자 내부에 발생하는 잔류 응력도, 서브 마운트와의 접합면 부근에 집중한다. 그 때문에, 잔류 응력에 의한 왜곡에 의해, 레이저 특성의 악화나 장기 동작시의 신뢰성 저하를 초래한다.

따라서, 잔류 응력을 완화하기 위해, 200℃ 이상의 고온하에서 고출력 반도체 레이저(401)의 실장을 행하거나, 또는 일단 실장한 후에, 콜레트(404)를 떼어낸 하중이 없는 상태로, 땜납재(402)의 재용융 가능한 온도(∼350℃)에서의 재가열을 행함으로써, 잔류 응력을 완화하는 방법 등이 행해지고 있다.

그러나, 이들 구조 및 조건을 만족시켜 고출력 반도체 레이저를 제작한 경우, 상술한 것과 같이, 수소가 첨가된 막으로 이루어지는 전류 블록층이 200℃ 이상의 고온 상태에 노출되어 버려, 수소 첨가막중의 수소가 확산되어, 물집형상으로 막 박리가 발생하는 경우가 있다.

또, 수소 첨가 어몰퍼스 실리콘막은, 가열에 의해 수소가 탈리한 경우, 굴절율이 변화하여, 흡수 계수 저감을 목적으로 함에도 불구하고 흡수 계수가 증대해 버린다. 그 결과, 광 가둠 효과가 변동해 버려, 레이저 특성의 악화를 초래하게 된다.

이 문제는 상술한 것과 같이, 전류 블록층이, 제1 유전체막과 릿지 구조의 사이에, 수소의 확산을 방지하기 위한 제2 유전체막을 구비함으로써 해결할 수 있는 것을 알았다. 그에 의해, 제1 유전체막으로부터 수소가 확산하여, 전류 블록층 등에서의 장해가 발생하는 것을 억제할 수 있다.

이하에, 본 발명의 실시형태에서의 반도체 레이저 및 그 제조 방법에 관해, 도면을 참조하면서 구체적으로 설명한다.

(실시형태 1)

도 1은, 실시형태 1의 AlGaInP계 레이저의 단면 모식도이다. 본 실시형태의 반도체 레이저는, n형 GaAs 기판(101) 상에, n형 GaAs 버퍼층(102), n형 AlGaInP 클래드층(103), 비(非) 도프 AlGaInP 광 가이드층(104), 다중 양자우물 활성층(105), 비 도프 AlGaInP 광 가이드층(106), p형 AlGaInP 클래드층(107), p형 GaInP 헤테로 버퍼층(108), p형 GaAs 캡층(109), 및 적층 전류 블록층(112)이 형성되고, 또한 n형 기판(101)의 이면에 n측 전극(113), 컨택트층(109) 상에 p측 전극(114)이 형성된 릿지형 스트라이프 구조를 갖는다.

각 층의 구체적인 예를 나타낸다. n형 GaAs 기판(101)은, Si 도프의 n형 GaAs 기판으로 이루어진다. n형 GaAs 버퍼층(102)은, Si 도프의 n형 GaAs층(Si 농도: n=2×10¹⁸cm^-3, 막두께 t=0.5㎛)로 이루어진다. n형 AlGaInP 클래드층(103)은, Si 도프의 n형(Al_0.7Ga_0.3)_0.5In_0.5P층(캐리어 농도: 1×10 ¹⁸cm^-3, t=1.5㎛)으로 이루어진다. 비 도프 AlGaInP 광 가이드층(104)은, 비 도프의 (Al_0.5Ga_0.5)_0.5In _0.5P 층(t=25nm)으로 이루어진다.

다중 양자우물 활성층(105)은, 비 도프의 (Al_0.5Ga_0.5)_0.5In_0.5P웰(t=5nm : 3층)과 비 도프 Ga_0.5In_0.5P웰(t=6nm : 4층)로 이루어진다. 비 도프 AlGaInP 광 가이드층(106)은, 비 도프 (Al_0.5Ga_0.5)_0.5In_0.5P층(t=25nm)으로 이루어진다. p형 AlGaInP 클래드층(107)은, Zn 도프의 P형(Al_0.7Ga_0.3)_0.5In_0.5P층(캐리어 농도: 1×10¹⁸cm^-3, t=1.3㎛)으로 이루어진다.

p형 GaInP 헤테로 버퍼층(108)은, Zn 도프의 p형 Ga_0.5In_0.5P층(캐리어 농도: 1×10¹⁸cm^-3, t=50nm)으로 이루어진다. p형 GaAs 캡층(109)은, Zn 도프의 p형 GaAs층(캐리어 농도 : 1×10¹⁹cm^-3, t=200nm)으로 이루어진다. 적층 전류 블록층(112)은, 질화 실리콘막(110)(t=10nm)과 수소화 어몰퍼스 실리콘막(111)(t=100nm)으로 이루어진다.

또, 릿지부를 사이에 끼도록 릿지부보다 높은 1쌍의 볼록부(115)가 형성되어, 정션 다운으로 조립을 행하는 경우의 릿지부로의 데미지 저감을 도모하고 있다.

또한, 도시 생략하나, 레이저의 공진기 단면에는, Zn 확산에 의해 다중 양자우물 구조를 혼정(混晶)화함으로써 밴드 갭을 확대하여, 발진 파장의 광 흡수를 저감하여 단면 광 손상을 억제하는 창 구조가 형성되어 있다.

다음에, 도 1에 나타낸 반도체 레이저의 제조 방법에 관해 설명한다. 도 2 (a)∼2(c)는, 본 실시형태의 반도체 레이저의 제조 방법의 각 공정의 일례를 나타낸 단면도이다.

상기 클래드층(103, 107), 활성층(105) 등의 결정 성장은, MOCVD법을 사용하여 행하고, 원료 가스로서, AlGaInP, AlInP, GaInP, GaAs를 결정 성장시킬 때는, 트리메틸갈륨(TMG), 트리메틸알루미늄(TMAl), 트리메틸인듐(TMIn), 포스파인(PH₃), 아르신(AsH₃)을 사용했다.

p형, n형 도핑을 행할 때는, 각각 디메틸아연(DMZn), 모노실란(SiH₄)을 사용했다. n형 GaAs 기판(101)은, 저항 가열식 히터를 사용하여 가열하고, 성장 온도는 660℃, 성장 분위기 압력은 4666Pa(=35Torr)로 했다. 또, 성장 속도는 2㎛/시 정도로 했다.

먼저 도 2(a)에 나타낸 바와 같이, n형 GaAs 기판(101)을 MOCVD 반응로 내에 재치하고, n형 GaAs 버퍼층(102), n형(Al_0.7Ga_0.3)_0.5In_0.5P 클래드층(103), 비 도프의 (Al_0.5Ga_0.5)_0.5In_0.5P 광 가이드층(104), 활성층(105), 비 도프(Al_0.5Ga_0.5)_0.5In_0.5P 광 가이드층(106), p형(Al_0.7Ga_0.3)_0.5In_0.5P 클래드층(107), p형 Ga_0.5In_0.5P 버퍼층(108), p형 GaAs 캡층(109)을 순차 성장시켜, 헤테로 구조 기판을 제작했다. 헤테로 구조 기판을 MOCVD 반응로로부터 취출한 후, 공진기 단면이 되는 영역에 ZnO막을 선택적으로 형성하여(도시 생략), 열 확산을 행함으로써 다중 양자우물 구조를 혼정화하여, 단면 창 구조를 제작했다.

다음에 도 2(b)에 나타낸 바와 같이, 대기압열 CVD법(370℃)을 사용하여 산화 실리콘막(116)을 0.3㎛ 퇴적했다. 다음에, 이 산화 실리콘막(116)을 포토리소그래피와 드라이 에칭 기술에 의해, 폭 2㎛의 스트라이프 패턴으로 가공했다. 이 패턴을 마스크로 하여, 황산계 에천트를 사용하여 p형 GaAs 캡층(109)을, 염산계 에천트를 사용하여 p형 Ga_0.5In_0.5P 버퍼층(108)을, 황산계 또는 염산계 에칭액을 사용하여 p형(Al_0.7Ga_0.3)_0.5In_0.5P 클래드층(107)을 선택적으로 에칭하여, 도 2(b)에 나타낸 것 같은 메사 구조를 형성했다.

다음에, 도 2(c)에 나타낸 바와 같이, 스트라이프 패턴을 불산계 에천트를 사용하여 전체면 제거하여, ECR-CVD 장치를 사용하여, 질화 실리콘막(110)(t=10nm)과 수소화 어몰퍼스 실리콘막(111)(t=100nm)을 이 순서로 퇴적하여, 전류 블록층(112)을 형성했다.

질화 실리콘막(110)은, 수소화 어몰퍼스 실리콘막(111)의 고온(>200℃)에서의 수소 확산을 배리어하는 기능을 갖고, 5nm 이상의 막두께이면, 350℃ 이상까지 수소 탈리를 억제할 수 있다. 한편, 질화 실리콘막(110)의 두께가 2nm 이하이면, 본 실시형태의 목적인 수소에 대한 배리어성을 손상할 가능성이 있기 때문에 바람직하지 않다. 또, 배리어성의 관점에서, 질화 실리콘막의 두께는 5nm 이상이 보다 바람직하나, 질화 실리콘막의 두께가 50nm보다 커지면, 응력에 의한 막 박리가 발생하므로 50nm 이하인 것이 바람직하다. 또, 이 막두께 범위이면, 광 가둠 특성에 크게 영향을 주지 않는다.

그 후, 포토리소그래피와 에칭 공정에 의해, 릿지 구조에 있어서의 p형 GaAs 캡층(109)의 상부의 질화 실리콘막(110)과 수소화 어몰퍼스 실리콘막(111)을 에칭에 의해 제거했다. 에칭에는 일례로서, CF₄ 가스를 사용한 드라이 에칭을 사용했다. 이 때, 공진기 단면 근방의 창 영역의 전류 블록층(112)은 잔류시켜, 창 영역에 무효 전류가 주입되는 것을 억제할 수 있도록 했다.

마지막으로, 기판(101)의 이면에 Au, Ge, Ni로 이루어지는 n측 전극(113)을 형성하고, 수소화 어몰퍼스 실리콘막(111)과 캡층(109)의 표면에 Cr/Au/Pt로 이루어지는 p측 전극(114)을 형성하여, 도 1에 나타낸 구조의 반도체 레이저를 얻었다.

또, n측 전극의 오믹 접합을 얻기 위해서 행하는 얼로이 처리의 온도는, 이하의 실험 결과도 고려해서 350℃ 이하로 했다.

즉, 본 실시형태의 반도체 레이저의 고온 실장시의 거동에 대해, 전류 블록층중에 질화 실리콘막을 포함하지 않는 경우와의 비교를 했다. 비교 실험은, 상기 전극 형성시의 얼로이 처리를 350℃, 10분, 질소 분위기중에서 행하여, 각 반도체 레이저의 p측 전극의 표면 상태를 현미경에 의해 관찰함으로써 행했다.

그 결과, 전류 블록층중에 질화 실리콘막을 갖는 반도체 레이저에서는, p측 전극의 들뜸은 보이지 않았다. 이에 비해, 전류 블록층중에 질화 실리콘막을 포함하지 않는 반도체 레이저에서는, p측 전극의 들뜸이 다수 보였다. 또한, 이들 들뜸이, 릿지부의 측면과 수소화 어몰퍼스 실리콘막과의 사이의 박리에 의해 발생하고 있는 것이 확인되었다.

이상의 결과로부터, 본 실시형태에서의 질화 실리콘막을 수소에 대한 배리어층으로서 사용한 반도체 레이저는, 350℃ 정도의 고온 상태에 노출되어도, 전류 블록층의 박리가 발생하지 않는 것이 확인되었다.

다음에, 본 실시형태의 반도체 레이저의 특성을, 종래 기술의 반도체 레이저와 비교하여 설명한다.

도 3(a), 3(b)는, 실시형태 1의 반도체 레이저의 전류-광 출력 특성을 나타내고, 도 3(a)는 25℃, 도 3(b)는 75℃에서의 측정 결과이다. 또, 측정은 반도체 레이저에 펄스 전류(펄스 주기 200nsec, 듀티비 50%)를 흘려 행했다.

도 3(a)에 나타낸 바와 같이, 본 실시형태의 구조를 사용하여 제작한 적색 반도체 레이저의 임계치 전류는, 종래의 SiN막을 전류 블록층으로서 사용한 적색 반도체 레이저의 약 70%로 저감할 수 있었다. 또, 도 3(b)에 나타낸 바와 같이 고온에서의 동작 전류치도 저감되어, 고출력 발진시의 전류 특성이 좋은 반도체 레이저 소자를 실현할 수 있었다.

또, 도 4에, 수소화 어몰퍼스 실리콘을 전류 블록층에 적용한 경우의, 막두께와 반도체 레이저의 내부 손실과의 관계를 나타낸다. 이 내부 손실은 0.1/cm^-1를 넘지 않은 것이 실용상 바람직하지만, 수소화 어몰퍼스 실리콘의 막두께가 0.1㎛ 이상이면, 내부 손실은 충분히 작아지는 것을 알 수 있다. 따라서, 수소화 어몰퍼스 실리콘의 막두께는, 0.1㎛ 이상인 것이 바람직하다.

(실시형태 2)

도 5는 실시형태 2의 반도체 레이저의 구조를 나타낸 단면도이다. 기본적인 구조는 도 1에 나타낸 반도체 레이저와 같기 때문에, 동일 요소에 관해서는 동일한 참조 번호를 붙여, 구체적인 설명을 생략한다. 이 반도체 레이저는, 전류 블록층(117)이, 수소화 어몰퍼스 실리콘막(111)을 질화 실리콘막(110) 사이에 낀 3층 구조인 점에서, 실시형태 1에서 나타낸 반도체 레이저와는 다르다.

수소화 어몰퍼스 실리콘막중의 수소가 열적으로 외측 확산할 때, 릿지부와의 계면으로의 확산이 질화 실리콘막에 의해 방지되는 것은, 실시형태 1에서 나타냈다. 이 경우, 수소는 그것과는 반대측, 즉 p측 전극(114)과의 계면으로도 확산한다.

이 수소는 전극 재료인 Cr/Pt/Au에 의해 외부로의 확산이 방지된다고 생각되는데, 한편, 금속 재료에 있어서, 그 막형성 방법에 의해 수소와 같은 경원소의 투과 상태가 변화하는 것이 알려져 있다. 전극 재료가 수소 확산에 대한 배리어가 되지 않는 경우에는, 수소의 탈리에 의해, 어몰퍼스 실리콘막의 굴절율이나 흡수 계수가 변동하게 되어, 원하는 특성이 얻어지지 않는 경우가 있다. 또, 급격히 수소가 탈리하는 상태이면, 전극과 전류 블록층과의 사이에서 수소가 모여 전극 벗겨짐 등을 일으키는 경우도 있을 수 있다.

본 실시형태에 의하면, 릿지부와의 계면 뿐만 아니라, 전극과의 계면으로의 수소 확산도 방지할 수 있기 때문에, 상기와 같은 문제는 발생하지 않아, 안정된 레이저 특성이 얻어진다.

또, 본 실시형태에 나타낸 구조로 함으로써, 다음과 같은 이점도 생긴다. 통상, 어몰퍼스 실리콘은 산화되기 쉽고, 그 표면에는 자연 산화막이 형성되기 때문에, 350℃ 정도의 열처리를 가해도, 자연 산화막이 억지층이 되어, 실리콘과 전극 최하층부의 금속 재료인 Cr이 반응하는 경우는 거의 없다.

그러나, p측 전극(114)과 캡층(109)과의 오믹 접합을 양호한 것으로 하기 위해서 전극 재료 형성 전처리를 행할 때, 상기 자연 산화막이 제거되어 버리는 경우가 있다. 이 경우, 300℃ 정도의 열처리에서도 Cr과 실리콘은 반응해 버린다. 이러한 실리사이드화 반응이 일어나면, 전류 블록층에 의한 절연이 취해지지 않게 되고, 또 굴절율, 흡수 계수의 변동, 전극 재료의 변질 등의 영향에 의해 레이저가 정상적으로 동작하지 않게 되어 버린다.

본 실시형태의 구조에 의하면, 상기 실리사이드화 반응도 방지할 수 있는 현저한 효과가 얻어진다.

또한, 실시형태 1 및 2에 있어서, 수소화 어몰퍼스 실리콘의 막형성 방법으로는, 릿지부 사면의 피복율을 향상시키기 위해, ECR-CVD 장치를 사용하는 것이 바람직하지만, 기판의 회전 기구와 타겟으로부터 스퍼터되는 원자를 비스듬하게 기판 상에 입사시키는 기구를 갖는 ECR 스퍼터 장치도 사용해도 된다. ECR 장치를 사용함으로써, 소자에 대한 막형성시의 데미지를 최대한 줄일 수 있어, 수소화 어몰퍼스 실리콘막의 수소 확산의 배리어층으로서 기능하는 질소화 실리콘막을, 면밀하게 균등히 형성할 수 있다고 하는 이점이 있다. 그러나, 릿지부 표면을 균일하게 피복할 수 있는 것이면, 다른 장치, 예를 들면 상기 ECR 스퍼터 장치와 같은 기구를 갖는 마그네트론 스퍼터 장치를 사용하는 것도 가능하다.

또한, 실시형태 1 및 2에서는, AlGaInP계 반도체 레이저를 예로서 설명했으나, 클래드층의 굴절율이 전류 블록층보다도 낮은 재료계의 레이저, 예를 들면 AlGaAs계 레이저에 본 실시형태의 기술을 적용하더라도, 양호한 특성을 갖는 반도체 레이저가 얻어진다. 또한, 반도체 레이저의 구조는 릿지 타입이면, 본 실시형태에 나타낸 형상에 한정되지 않고, 본 발명을 적용할 수 있다.

또, 실시형태 1 및 2에서는, 수소에 대해 배리어성이 있는 재료로서, 질화 실리콘을 사용한 경우에 관해 설명했으나, 질화알루미늄, 산화알루미늄, 또는 그들의 화합물에 대해서도, 수소 배리어성의 효과를 확인했다. 또, 질화 티탄이나 질화알루미늄티탄(TiAlN)에서도 수소 배리어성의 효과는 크다.

이상과 같이, 전류 블록층을 유전체로 형성한 릿지형 스트라이프 구조 반도체 레이저에 있어서, 광 가둠 효율이 향상하여, 레이저 발진 임계치가 저감되어, 고온, 고출력 발진시의 전류 특성이 개선된다.

도 1은 실시형태 1의 반도체 레이저의 구조를 나타낸 단면도,

도 2(a)∼2(c)는 실시형태 1의 반도체 레이저의 제조 공정을 나타낸 단면도,

도 3(a), 3(b)는 실시형태 1의 반도체 레이저의 전류 특성을 나타낸 그래프,

도 4는 실시형태 1의 반도체 레이저의 내부 손실과 수소화 어몰퍼스 실리콘막의 막압과의 관계를 나타낸 그래프,

도 5는 실시형태 2의 반도체 레이저의 구조를 나타낸 단면도,

도 6은 종래기술의 매설 릿지형 스트라이프 구조의 반도체 레이저의 단면도,

도 7(a), 7(b)는, 종래 기술의 유전체막 전류 블록층을 갖는 스트라이프 구조의 반도체 레이저의 단면도,

도 8(a)는 각종 유전체 재료의 굴절율, 8(b)는 각종 유전체 재료의 흡수 계수의 광파장 의존성을 각각 나타낸 그래프,

도 9(a)∼9(c)는 반도체 레이저의 실장 공정을 나타낸 단면도이다.

Claims

제1 도전형의 클래드층과, 제2 도전형의 클래드층과, 상기 2개의 클래드층의 사이에 배치된 활성층을 구비하고, 상기 제2 도전형의 클래드층은 공진기 방향으로 신장된 적어도 1개의 릿지 구조를 갖고, 적어도 상기 릿지 구조의 측면을 덮도록 전류 블록층이 형성된 반도체 레이저에 있어서,

상기 전류 블록층은, 수소가 첨가된 제1 유전체막을 구비한 것을 특징으로 하는 반도체 레이저.
제1항에 있어서, 상기 전류 블록층은, 상기 제1 유전체막과 상기 릿지 구조의 사이에, 수소의 확산을 방지하기 위한 제2 유전체막을 구비한 반도체 레이저.
제1항 또는 제2항에 있어서, 상기 제1 유전체막은 어몰퍼스 실리콘인 반도체 레이저.
제3항에 있어서, 상기 수소를 포함하는 어몰퍼스 실리콘층의 막두께가 0.1㎛ 이상인 반도체 레이저.
제2항에 있어서, 상기 제1 유전체막의 양 면에 상기 제2 유전체막을 구비한 반도체 레이저.
제2항에 있어서, 상기 제2 유전체막이, 질소 또는 알루미늄을 포함하는 반도체 레이저.
제5항에 있어서, 상기 제2 유전체막이, 질소 또는 알루미늄을 포함하는 반도체 레이저.
제2항에 있어서, 상기 제2 유전체막이, 질화실리콘(SiN), 질화알루미늄(AlN), 산화알루미늄(Al₂O₃), 또는 이들을 포함하는 화합물, 또는 질화알루미늄티탄(AlTiN)에 의해 형성되어 있는 반도체 레이저.
제5항에 있어서, 상기 제2 유전체막이, 질화실리콘(SiN), 질화 알루미늄(AlN), 산화알루미늄(Al₂O₃), 또는 이들을 포함하는 화합물, 또는 질화알루미늄티탄(AlTiN)에 의해 형성되어 있는 반도체 레이저.
제2항에 있어서, 상기 제1 유전체막과 상기 제2 유전체막이 인접하고 있는 반도체 레이저.
제5항에 있어서, 상기 제1 유전체막과 상기 제 2유전체막이 인접하고 있는 반도체 레이저.
제2항에 있어서, 상기 제2 유전체막의 막두께가 2nm 이상 50nm 이하인 반도체 레이저.
제5항에 있어서, 상기 제2 유전체막의 막두께가 2nm 이상 50nm 이하인 반도체 레이저.
제12항에 있어서, 상기 제2 유전체막의 막두께가 5nm 이상 50nm 이하인 반도체 레이저.
제13항에 있어서, 상기 제2 유전체막의 막두께가 5nm 이상 50nm 이하인 반도체 레이저.
제1항 내지 제15항 중 어느 한 항에 기재된 반도체 레이저의 제조 방법으로서, 상기 제1 유전체막을, 전자 사이클로트론 공명(ECR) 스퍼터링법 또는 ECR-CVD법을 사용하여 형성하는 것을 특징으로 하는 반도체 레이저의 제조 방법.