KR100987040B1 - 반도체 레이저 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 레이저 소자를 제공한다. 상기 레이저 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 하부 클래드층, 상기 하부 클래드층 상에 형성된 활성층, 상기 활성층 상에 형성된 제1 상부 클래드층, 상기 제1 상부 클래드층 상에 형성된 식각저지층, 상기 식각저지층 상에 패턴화된 리지, 상기 리지의 측면 및 상기 식각저지층 상에 형성되는 전류제한층, 상기 리지의 상면을 통해 상기 제1 상부 클래드층과 전기적으로 접속하는 상부전극, 및 상기 상부전극에 대응하여 상기 반도체 기판의 저면에 형성되는 하부전극을 구비한다. 여기서, 상기 전류제한층은 서로 다른 굴절율을 가지며 차례로 적층되어 있는 제 1 유전막 및 제 2 유전막을 구비한다.
전류제한층, 리지, 활성층, 클래드층

Description

반도체 레이저 소자 및 그 제조방법{Semiconductor laser device and manufacturing process thereof}
본 발명은 반도체 레이저 소자 및 그 제조방법에 관한 것이다.
레이저는 유도 방출에 의한 빛의 증폭을 이용한 것으로서, 가간섭성, 단광성, 지향성 및 고강도 등의 특징을 가지고 있다. 이러한 레이저는 헬륨-네온 레이저, 아르곤 레이저와 같은 기체 레이저, 루비 레이저와 같은 고체 레이저, 반도체 레이저와 같은 다양한 종류가 있다.
특히, 반도체 레이저는 콤팩트 디스크 플레이어나 광학 메모리, 고속 레이저 프린터 등의 정보처리기기 및 광통신용 기기로서 기존의 헬륨-네온 등의 기체 레이저를 대체하여 그 응용 범위를 넓혀가고 있다.
일반적으로 반도체 레이저 소자는 P-N 접합을 기본으로 양자 전자의 개념을 포함하는 반도체 소자로서, 반도체 물질로 구성된 박막, 즉 활성층에 전류를 주입하여 인위적으로 전자와 정공의 재결합을 유도한다. 이 때, 전자와 정공의 재결합 에 따라 방출되는 에너지가 빛으로 발진된다. 반도체 레이저 소자는 고체 레이저 소자에 비해 크기가 작고, 가격이 저렴하며, 특히 전류 조절을 통해 강도 조절이 가능하다는 특징을 가진다.
도 1은 종래 기술에 따른 반도체 레이저 소자를 설명하기 위한 단면도이다. 도 2는 종래 기술에 따른 반도체 레이저 소자를 설명하기 위해 전류제한층의 반사율을 나타내는 그래프이다.
도 1을 참조하면, 종래의 반도체 레이저 소자는 반도체 기판 상에 산화막을 이용한 버퍼층이 형성된다. 상기 버퍼층 상으로 n형 클래드층(10), 활성층(12), p형 클래드층(14) 및 식각저지층(16)이 순차적으로 적층된다. 또한, 식각저지층(16) 상으로 p형 클래드층, 콘택층 및 반도체 보호층 등을 포함하는 리지(18)가 형성된다. 리지(18)의 상면을 제외하고 리지(18)의 측면 및 식각저지층(16) 상에 전류제한층(20)이 구비된다.
여기서, 전류제한층(20)으로 Si3N4를 사용한다. 전류제한층(20)으로 사용하는 Si3N4는 굴절율이 2.1로써 반도체의 굴절율 3.3과는 비교적 차이가 크다. 따라서, 전류제한층과 반도체 사이의 유효 굴절율 차를 낮추어 높은 킹크(kink) 수준을 얻기 위해서는 활성층과 식각 저지층(etch stop layer)과의 거리를 0.4㎛ 정도로 비교적 두껍게 설정할 필요가 있다. 그런데 이와 같이 활성층과 식각 저지층과의 거리가 0.4㎛ 정도로 비교적 두꺼우면 식각 저지층 아래에서 누설 전류(A)가 발생하게 되고 이로 인해서 동작 전류가 증가하는 문제점이 있다.
도 1 및 도 2를 참조하면, 전류제한층(20)이 Si3N4의 단일층으로 구성되어 있기 때문에 반사율이 낮아 리지(18) 외부로 누설되는 빛(B)이 발생하여 소자의 효율이 저하되는 문제점이 있다.
따라서, 본 발명이 해결하고자 하는 과제는 반도체와 유사한 굴절율을 가지는 전류제한층을 사용하여 누설전류의 감소를 통한 소자의 동작 전류를 감소시키고, 전류제한층을 서로 다른 굴절율을 가지는 두 층의 조합으로 구성하여 전류제한층의 반사율을 증가시킴으로써 소자의 효율을 향상시킬 수 있는 반도체 레이저 소자 및 그 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따른 반도체 레이저 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 하부 클래드층, 상기 하부 클래드층 상에 형성된 활성층, 상기 활성층 상에 형성된 제1 상부 클래드층, 상기 제1 상부 클래드층 상에 형성된 식각저지층, 상기 식각저지층 상에 패턴화된 리지, 상기 리지의 측면 및 상기 식각저지층 상에 형성되는 전류제한층, 상기 리지의 상면을 통해 상기 제1 상부 클래드층과 전기적으로 접속하는 상부전극, 및 상기 상부전극에 대응하여 상기 반도체 기판의 저면에 형성되는 하부전극을 구비한다. 여기서, 상기 전류제한층은 서로 다른 굴절율을 가지며 차례로 적층되어 있는 제 1 유전막 및 제 2 유전막을 구비한다.
상기 제 1 유전막 및 상기 제 2 유전막은 TiO2막과 a-Si:H막의 조합, Si3N4막과 a-Si:H막의 조합, Ta2O5막과 a-Si:H막의 조합 및 ZrO2막과 a-Si:H막의 조 합으로 이루어진 일군에서 선택된 하나인 것을 특징으로 할 수 있다.
이 때, 상기 반도체 기판은 GaAs 반도체로 형성될 수 있다.
상기 리지는 제2 상부 클래드층, 및 상기 제2 상부 클래드층 상에 형성된 적어도 하나의 콘택층을 포함할 수 있다.
또한, 상기 제1 유전막 및 상기 제2 유전막은 ZrO2막과 Al2O3막의 조합, ZrO2막과 SiO2막의 조합, Ta2O5막과 Al2O3막의 조합, Ta2O5막과 SiO2막의 조합, Si3N4막과 Al2O3막의 조합 및 Si3N4막과 SiO2막의 조합으로 이루어진 일군에서 선택된 하나인 것을 특징으로 할 수 있다.
이 때, 상기 반도체 기판은 GaN 반도체로 형성될 수 있다.
상기 제1 유전막 및 상기 제2 유전막은 각각 발광파장(λ)을 유전막의 굴절율(n)의 4배수로 나눈 값(λ/(4*n))인 것을 특징으로 할 수 있다.
본 발명의 다른 양태에 따른 반도체 레이저 소자의 제조방법은 반도체 기판 상에 하부 클래드층, 적어도 하나의 활성층 및 제1 상부 클래드층을 차례로 형성하는 단계, 상기 제1 상부 클래드층 상에 식각저지층을 형성하는 단계, 상기 식각저지층 상에 제2 상부 클래드층을 형성하는 단계, 상기 제2 상부 클래드층 상에 적어도 하나의 콘택층을 형성하는 단계, 상기 콘택층 및 상기 제2 상부 클래드층을 상기 식각저지층까지 패터닝하여 리지를 형성하는 단계, 상기 리지 측면 및 상기 식각저지층 상에 전류제한층을 형성하는 단계, 및 상기 리지 상면 및 상기 전류제한층 상으로 전극을 형성하는 단계를 포함하고, 상기 전류제한층은 서로 다른 굴절율 을 가지는 제1 유전막 및 제2 유전막이 차례로 적층되어 형성된다.
상기 전류제한층을 형성하는 단계는 상기 리지 및 상기 식각저지층을 덮는 상기 제1 유전막 및 상기 제 2 유전막을 차례로 증착하는 단계, 및 상기 리지의 상면에 형성된 상기 제1 유전막 및 상기 제2 유전막을 선택적으로 제거하는 단계를 포함할 수 있다.
상기 제1 유전막 및 상기 제2 유전막은 각각 발광파장(λ)을 유전막의 굴절율(n)의 4배수로 나눈 값(λ/(4*n))의 두께로 형성될 수 있다.
상기 제1 유전막 및 상기 제2 유전막은 TiO2막과 a-Si:H막의 조합, Si3N4막과 a-Si:H막의 조합, Ta2O5막과 a-Si:H막의 조합 및 ZrO2막과 a-Si:H막의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
이 때, 상기 반도체 기판은 GaAs 반도체로 형성될 수 있다.
상기 제1 유전막 및 상기 제2 유전막은 ZrO2막과 Al2O3막의 조합, ZrO2막과 SiO2막의 조합, Ta2O5막과 Al2O3막의 조합, Ta2O5막과 SiO2막의 조합, Si3N4막과 Al2O3 막의 조합 및 Si3N4막과 SiO2막의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
이 때, 상기 반도체 기판은 GaN 반도체로 형성될 수 있다.
이와 같이 본 발명에 따르면, 반도체와 전류제한층 사이의 유효 굴절율 차를 최소화 할 수 있어 식각저지층의 하부에서 발생하는 누설 전류량의 감소로 인해 소자의 동작전류를 감소시킬 수 있다.
또한, 전류제한층을 서로 다른 굴절율을 가지는 두 층의 조합으로 구성함으로써 종래방식보다 반사율을 증가시켜 리지 외부로 누설되는 빛을 감소시킬 수 있다. 따라서, 반도체 레이저의 효율이 증가하여 동작 전류를 추가적으로 감소시킬 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 “상”에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3은 본 발명의 실시예에 따른 반도체 레이저 소자를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 레이저 소자는 n형 하부전극(230)이 형성된 반도체 기판(100) 상에 이루어진 단결정 다층 박막을 가진다. 구체적으로, 반도체 기판(100) 상에 버퍼층(110), n형 클래드층(120), 활성층(130), 제 1 p형 클래드층(140) 및 식각저지층(150)이 순차적으로 적층되어 있다.
식각저지층(150) 상으로 제 2 p형 클래드층(160), 콘택층(170) 및 반도체 보호층(180)의 순차적인 적층 구조를 가지는 리지가 형성되어 있다. 이러한 리지의 측면 및 식각저지층(150) 상으로 전류제한층(210)이 형성되어 리지의 상면만을 노출시키며, 전류제한층(210) 및 리지 상면 상으로 p형 상부전극(220)이 형성되어 있다.
이러한 반도체 레이저 소자는 p형 상부전극(220)으로부터 전류를 공급받아 리지의 상면의 반도체 보호층(10)에서부터 제 2 p형 클래드층(160)까지 정공을 전달한다. 이러한 정공은 활성층(130)에서 n형 클래드층(120)으로부터 공급받은 전자와 재결합하여, 여기 상태에서 기저 상태로 천이하면서 감소 에너지에 해당하는 빛을 발광한다. 이러한 빛은 개개의 칩으로 분리된 후 칩의 양 단면에 설치된 거울에 의하여 반사되면서 증폭되어 레이저를 생성한다.
전류제한층(210)은 제 1 유전막(211) 및 제 2 유전막(212)이 차례로적층되어 형성될 수 있다. 제 1 유전막(211) 및 제 2 유전막(212)은 서로 다른 굴절율을 가질 수 있다.
이하에서 반도체 기판(100)이 GaAs 반도체인 경우와 GaN 반도체인경우를 나 누어서 설명하기로 한다. 상기에서 도 3을 참조하여 설명한 내용은 GaAs반도체인 경우와 GaN 반도체인 경우에 공통적으로 걱용되는 것이다.
먼저, GaAs 반도체인 경우에는 파장이 660㎚인 광원을 발생시킬 수 있다. 이 때, 제 1 유전막(211)은 TiO2로 형성될 수 있고, 제 2 유전막(212)은 a-Si:H(수소화 아모포스 실리콘)로 형성될 수 있다. 구체적으로, 고 굴절율 막으로서는 수소화 아모포스 실리콘(굴절율 3.5)을 사용하고, 저 굴절율 막으로서는 TiO2(굴절율 2.6)를 사용할 수 있다. 상기 제 1 유전막 및 상기 제 2 유전막은 DVD±RW의 광원으로 사용되는 파장 660nm 반도체 레이저의 전류제한층으로 사용이 가능한 물질의 조합이다. 전류제한층(210)을 위와 같은 조합으로 구성할 경우 유효 굴절율 차를 낮게 할 수 있으며 이에 따라서 활성층과 식각저지층 사이의 거리를 0.2㎛ 이하로 작게 설정하여 누설전류를 감소하는 것이 가능하다.
제 1 유전막(211) 및 제 2 유전막(212)의 두께가 각각 발광파장(λ)을 유전막의 굴절율(n)의 4배수로 나눈 값(λ/(4*n))이 되도록 전류제한층(210)을 형성할 수 있다. 발광파장이 660nm일 때, 제 1 유전막(211)이 TiO2이고, 제 2 유전막(212)이 a-Si:H인 경우에 제 1 유전막(211)은 635Å 제 2 유전막(212)은 471Å의 두께로 각각 증착할 수 있다. 여기서, 전류제한층(210)의 반사율은 대략 50%로서 종래의 Si3N4로 이루어진 단일층을 사용했을 때의 반사율보다 대폭 증가하여 반도체 레이저 소자의 효율을 증가시킬 수 있다.
뿐만 아니라, 전류제한층(210)은 Si3N4막과 a-Si:H막의 조합 또는 Ta2O5막과 a-Si:H막의 조합 또는 ZrO2막과 a-Si:H막의 조합으로 형성할 수도 있다.
여기서, 반도체 기판(100)은 n형 GaAs 반도체 기판일 수 있다. 버퍼층(100)은 n-GaAs일 수 있다. 버퍼층(110)은 0.3㎛의 두께로 형성될 수 있다. 버퍼층(110) 상으로 활성층(130)에 전자를 제공하며, 반사막의 역할을 하는 n형 클래드층(120)은 2.0㎛의 두께로 형성될 수 있다. 이러한 n형 클래드층(120)은 5*1017㎝- 3 의 농도로 도핑된 AlGaInP을 결정 성장시킴으로써 형성할 수 있다. 이 때, n형 클래드층(120)은 (Al0 .70Ga0 .30)0.51In0 .49P로 형성할 수 있다.
활성층(130)은 상하부의 클래드층(120, 140)으로부터 전자와 정공을 인가받아, 전자와 정공의 재결합에 의해 발생하는 빛이 증폭하는 층을 말한다. 활성층(130)은 가이드층으로서 (Al0 .50Ga0 .50)0.51In0 .49P를 성장시킨 후, 양자 우물층과 장벽층을 Ga0 .45In0 .55P/(Al0 .50Ga0 .50)0.51In0 .49P으로 각각 약 50Å 내지 100Å의 두께로 단일 또는 다중막으로 성장시켜 형성할 수 있다.
활성층(130) 상으로 활성층(130)에 정공을 전달하며, 반사막의 역할을 하는 제 1 p형 클래드층(140)은 0.2㎛의 두께를 가질 수 있다. 이러한 제 1 p형 클래드층(140)은 5*1017㎝- 3 의 농도로 도핑된 (Al0 .70Ga0 .30)0.51In0 .49P를 성장시킴으로써 형성할 수 있다.
식각저지층(150)은 90Å의 두께로 형성될 수 있다. 이러한 식각저지층(150)은 7*1017㎝-3의 농도로 도핑된 Ga0 .51In0 .49P를 결정 성장시킴으로써 형성할 수 있다.
제 2 p형 클래드층(160)은 1.5㎛의 두께로 형성될 수 있다. 이러한, 제 2 p형 클래드층(160)은 제 1 p형 클래드층(140)보다 높은 농도로 도핑된 (Al0 .70Ga0 .30)0.51In0 .49P으로 형성할 수 있으며, 리지를 형성하는 층으로서, 제 1 p형 클래드층(140)보다 약 5배 정도 두껍게 형성할 수 있다.
콘택층(170)은 0.05㎛의 두께로 형성될 수 있다. 이러한 콘택층(170)은 상부의 반도체 보호층(180)과 하부의 클래드층(160)간의 저항을 감소시키는 층으로서, 3*1018㎝- 3 의 농도로 도핑된 p-Ga0 .51In0 .49P으로 형성될 수 있다.
반도체 보호층(180)은 0.3㎛의 두께로 형성될 수 있다. 이러한 반도체 보호층(180)은 1*1019㎝-3의 농도로 도핑된 p-GaAs로 형성될 수 있다.
p타입의 상부전극(220)으로서 Ti/Pt/Au를 각각 250 내지 350Å / 550 내지 650Å / 4500 내지 5500Å의 두께로 형성할 수 있다. GaAs 반도체 기판(100)의 하부에 n타입의 하부전극(230)으로서 AuGe/Ni/Au를 각각 750 내지 850Å / 150 내지 250Å / 4500 내지 5500Å의 두께로 형성할 수 있다.
그 다음으로 GaN 반도체를 사용하는 경우를 GaAs 반도체와의 차이점을 중심으로 설명하기로 한다.
반도체 기판(100)이 GaN 반도체인 경우에는 파장이 405㎚인 광원을 발생시킬 수 있다.
전류제한층(210)은 ZrO2막과 Al2O3막의 조합 또는 ZrO2막과 SiO2막의 조합 또는 Ta2O5막과 Al2O3막의 조합 또는 Ta2O5막과 SiO2막의 조합 또는 Si3N4막과 Al2O3막의 조합 또는 Si3N4막과 SiO2막의 조합으로 형성할 수 있다.
제 1 유전막(211) 및 제 2 유전막(212)의 두께가 각각 발광파장(λ)을 유전막의 굴절율(n)의 4배수로 나눈 값(λ/(4*n))이 되도록 전류제한층(210)을 형성할 수 있다. 발광파장이 405nm일 때, 제 1 유전막(211)이 SiO2이고, 제 2 유전막(212)이 ZrO2인 경우에 제 1 유전막(211)은 680Å 제 2 유전막(212)은 446Å의 두께로 각각 증착할 수 있다. 여기서, 전류제한층(210)의 반사율은 대략 50%로서 종래의 Si3N4로 이루어진 단일층을 사용했을 때의 반사율보다 대폭 증가하여 반도체 레이저 소자의 효율을 증가시킬 수 있다.
버퍼층(110)은 n-GaN을 0.3㎛의 두께로 형성할 수 있다.
n형 클래드층(120)은 n-Al0 .04Ga0 .96N을 2.0㎛의 두께로 형성할 수 있다.
상기 n-형 클래드층 상에 n-GaN 광가이드층(미도시), GaN/InGaN 다중 양자우물(Multi Quantum Well) 활성층(130), 제1 p형 클래드층(140)이 차례로 적층할 수 있다.
제2 p형 클래드층(160)은 p-Al0 .04Ga0 .96N을 1.0㎛의 두께로 형성할 수 있다.
상기 제2 p형 클래드층 상에 GaAs 반도체의 경우와 달리 p-GaN 반도체 보호 층(170), p-InGaN 층(180)을 순차적으로 적층할 수 있다. p-InGaN 층(180)은 p형 상부전극(220)과 반도체 보호층(170) 사이에 저항을 줄여주는 역할을 할 수 있다.
GaN 반도체의 경우에 설명되지 않은 부분은 GaAs 반도체의 경우에 설명된 것과 동일할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 레이저 소자의 제조방법을 설명하기로 한다.
도 4 내지 도 7은 본 발명의 실시예에 따른 반도체 레이저 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, n형 GaAs 반도체 기판(100) 상에 n-GaAs으로 버퍼층(110)을 형성한다. 버퍼층(110) 상으로 활성층(130)에 전자를 제공하며, 반사막의 역할을 하는 n형 클래드층(120)이 형성된다. 이러한 n형 클래드층(120) 상으로 활성층(130)이 성장된다. 활성층(130)은 상하부의 클래드층(120, 140)으로부터 전자와 정공을 인가받아, 전자와 정공의 재결합에 의해 발생하는 빛이 증폭하는 층을 말한다.
활성층(130) 상으로 활성층(130)에 정공을 전달하며, 반사막의 역할을 하는 제 1 p형 클래드층(140)이 형성된다. 제 1 p형 클래드층(140) 상에 식각저지층(150)이 형성된다. 이후, 식각저지층(150) 상에 제 2 p형 클래드층(160)이 형성된다. 제 2 p형 클래드층(160) 상에 콘택층(170)이 형성된다. 콘택층(170) 상으로 반도체 보호층(180)이 형성된다.
이와 같이 GaAs 반도체 기판(100) 상에 형성되는 적층 구조는 유기 금속 기 상 증착법(MOCVD; Metal Organic Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
그 다음으로, 포토 리소그라피(photo lithography) 공정을 이용하여 리지를 형성할 영역 위에 식각마스크로서 소정의 폭(a)을 갖는 유전막(190)을 반도체 보호층(180) 상에 형성할 수 있다. 유전막(190)은 실리콘 산화막 또는 실리콘 질화막을 0.3㎛의 두께로 형성할 수 있다.
도 5를 참조하면, 유전막(190)을 식각마스크로 하여 유도 결합 플라즈마 반응성 이온식각(ICP-RIE; Inductively Coupled Plasma-Reactive Ion Etching) 또는 반응성 이온식각(RIE; Reactive Ion Etching)을 이용하여 대략 1.5㎛의 폭을 가지는 리지를 형성할 수 있다. 상기 리지는 제 2 p형 클래드층(160), 콘택층(170) 및 반도체 보호층(180)이 차례로 적층된 구조를 포함할 수 있다. 이 때, 활성층(130)과 식각저지층(150) 사이의 거리는 0.2㎛이하일 수 있다.
도 6을 참조하면, 전류제한층(210)이 상기 리지 및 노출된 식각저저층(150) 상에 스퍼터링 증착법(sputtering)을 이용하여 형성될 수 있다. 여기서, 전류제한층(210)은 제 1 유전막(211) 및 제 2 유전막(212)이 차례로 적층되어 형성될 수 있다.
도 7을 참조하면, 건식 식각법을 이용하여 상기 리지 상면의 전류제한층(210)을 선택적으로 제거하여 상기 리지 상면의 반도체 보호층(180)을 노출시킨다.
그 다음으로 E-beam 증착법을 이용하여 전류제한층(210) 및 상기 리지 상면 에 전체적으로 p타입의 상부전극(미도시)으로서 Ti/Pt/Au를 각각 250 내지 350Å / 550 내지 650Å / 4500 내지 5500Å으로 증착시킬 수 있다. 또한, Lapping/Polishing을 이용하여 n-GaAs 반도체 기판(100)의 두께를 100㎛ 정도로 연마한 후, E-beam 증착법을 이용하여 GaAs 반도체 기판(100)의 하부에 n타입의 하부전극(미도시)으로서 AuGe/Ni/Au를 각각 750 내지 850Å / 150 내지 250Å / 4500 내지 5500Å의 두께로 형성할 수 있다.
상기에서는 GaAs 반도체를 사용하는 경우에 대하여 설명하였지만, 이하에서는 GaN 반도체를 사용하는 경우를 차이점을 중심으로 설명하기로 한다.
n-GaN 기판 상에 n-GaN 버퍼층을 형성할 수 있다. 상기 버퍼층 상에 n형 클래드층을 형성할 수 있다. 상기 n-형 클래드층 상에 n-GaN 광가이드층, GaN/InGaN 다중 양자우물(Multi Quantum Well) 활성층, 제1 p형 클래드층을 차례로 적층할 수 있다. 상기 제1 p형 클래드층 상에 제2 p형 클래드층을 형성할 수 있다. 상기 p-형 클래드층 상에 p-GaN 반도체 보호층, p-InGaN 층을 순차적으로 형성할 수 있다.
상기에서 설명한 차이점을 제외하고는 GaAs 반도체에 대하여 설명한 것과 동일 또는 유사하므로 그 설명을 생략하기로 한다.
도 8 및 도 9는 본 발명의 실시예에 따른 반도체 레이저 소자를 설명하기 위해 전류제한층의 굴절율과 흡수율을 나타내는 그래프들이다.
도 8 및 도 9를 참조하면, 파장 660nm 반도체 레이저의 전류제한층으로 사용이 가능한 TiO2와 a-Si:H 조합의 경우, 각각의 물질은 상기 660nm 파장대역 에서 굴절율이 대략 2.6 및 3.5이고, 빛의 흡수율은 무시할 정도로 작다. 이처럼 전류제한층을 구성할 경우 유효 굴절율 차이를 낮게 할 수 있으며, 이에 따라서 활성층과 식각저지층 사이의 거리를 0.2㎛이하로 작게 설정하여 누설전류를 감소하는 것이 가능하다.
도 10은 본 발명의 실시예에 따른 반도체 레이저 소자를 설명하기 위해 전류제한층을 이루는 각 물질의 굴절율을 나타내는 그래프이다.
도 10을 참조하면, 두께에 따른 각 물질의 굴절율을 알 수 있는 바, 상기에서 설명한 물질들의 조합으로 전류제한층을 구성할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 레이저 소자를 설명하기 위해 전류제한층의 반사율을 나타내는 그래프이다.
도 11을 참조하면, 전류제한층으로 사용이 가능한 TiO2와 a-Si:H 물질을 발광파장에서 굴절율의 4배수로 나눈 값의 두께를 가지도록 조합할 경우, 반사율은 대략 50%로서 종래의 Si3N4 단일층을 사용했을 때의 반사율 8% 보다 대폭 증가하여 반도체 레이저 소자의 효율을 증가시킬 수 있다.
도 1은 종래기술에 따른 반도체 레이저 소자를 설명하기 위한 단면도이다.
도 2는 종래 기술에 따른 반도체 레이저 소자를 설명하기 위해 전류제한층의 반사율을 나타내는 그래프이다.
도 3은 본 발명의 실시예에 따른 반도체 레이저 소자를 설명하기 위한 단면도이다.
도 4 내지 도 7은 본 발명의 실시예에 따른 반도체 레이저 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8 및 도 9는 본 발명의 실시예에 따른 반도체 레이저 소자를 설명하기 위해 전류제한층의 굴절율과 흡수율을 나타내는 그래프들이다.
도 10은 본 발명의 실시예에 따른 반도체 레이저 소자를 설명하기 위해 전류제한층을 이루는 각 물질의 굴절율을 나타내는 그래프이다.
도 11은 본 발명의 실시예에 따른 반도체 레이저 소자를 설명하기 위해 전류제한층의 반사율을 나타내는 그래프이다.

Claims (14)

  1. 반도체 기판,
    상기 반도체 기판 상에 형성된 하부 클래드층,
    상기 하부 클래드층 상에 형성된 활성층,
    상기 활성층 상에 형성된 제1 상부 클래드층,
    상기 제1 상부 클래드층 상에 형성된 식각저지층,
    상기 식각저지층 상에 패턴화된 리지,
    상기 리지의 측면 및 상기 식각저지층 상에 형성되는 전류제한층;
    상기 리지의 상면을 통해 상기 제1 상부 클래드층과 전기적으로 접속하는 상부전극; 및
    상기 상부전극에 대응하여 상기 반도체 기판의 저면에 형성되는 하부전극을 포함하고, 상기 전류제한층은 서로 다른 굴절율을 가지며 차례로 적층되어 있는 제1 유전막 및 제2 유전막을 포함하고,
    상기 제1 유전막 및 상기 제2 유전막은 TiO2막과 a-Si:H막의 조합, Si3N4막과 a-Si:H막의 조합, Ta2O5막과 a-Si:H막의 조합 및 ZrO2막과 a-Si:H막의 조합으로 이루어진 일군에서 선택된 하나인 반도체 레이저 소자.
  2. 삭제
  3. 제1항에서,
    상기 반도체 기판은 GaAs 반도체로 형성된 반도체 레이저 소자.
  4. 제3항에서,
    상기 리지는
    제2 상부 클래드층, 및
    상기 제2 상부 클래드층 상에 형성된 적어도 하나의 콘택층을 포함하는 반도체 레이저 소자.
  5. 반도체 기판,
    상기 반도체 기판 상에 형성된 하부 클래드층,
    상기 하부 클래드층 상에 형성된 활성층,
    상기 활성층 상에 형성된 제1 상부 클래드층,
    상기 제1 상부 클래드층 상에 형성된 식각저지층,
    상기 식각저지층 상에 패턴화된 리지,
    상기 리지의 측면 및 상기 식각저지층 상에 형성되는 전류제한층,
    상기 리지의 상면을 통해 상기 제1 상부 클래드층과 전기적으로 접속하는 상부전극 그리고
    상기 상부전극에 대응하여 상기 반도체 기판의 저면에 형성되는 하부전극을 포함하고, 상기 전류제한층은 서로 다른 굴절율을 가지며 차례로 적층되어 있는 제1 유전막 및 제2 유전막을 포함하고,
    상기 제1 유전막 및 상기 제2 유전막은 ZrO2막과 Al2O3막의 조합, ZrO2막과 SiO2막의 조합, Ta2O5막과 Al2O3막의 조합, Ta2O5막과 SiO2막의 조합, Si3N4막과 Al2O3막의 조합 및 Si3N4막과 SiO2막의 조합으로 이루어진 일군에서 선택된 하나인 것을 특징으로 하는 반도체 레이저 소자.
  6. 제5항에서,
    상기 반도체 기판은 GaN 반도체로 형성된 반도체 레이저 소자.
  7. 제5항에서,
    상기 제1 유전막 및 상기 제2 유전막은 각각 발광파장(λ)을 유전막의 굴절율(n)의 4배수로 나눈 값(λ/(4*n))인 것을 특징으로 하는 반도체 레이저 소자.
  8. 반도체 기판 상에 하부 클래드층, 적어도 하나의 활성층 및 제1 상부 클래드층을 차례로 형성하는 단계,
    상기 제1 상부 클래드층 상에 식각저지층을 형성하는 단계,
    상기 식각저지층 상에 제2 상부 클래드층을 형성하는 단계,
    상기 제2 상부 클래드층 상에 적어도 하나의 콘택층을 형성하는 단계,
    상기 콘택층 및 상기 제2 상부 클래드층을 상기 식각저지층까지 패터닝하여 리지를 형성하는 단계,
    상기 리지 측면 및 상기 식각저지층 상에 전류제한층을 형성하는 단계, 및
    상기 리지 상면 및 상기 전류제한층 상으로 전극을 형성하는 단계를 포함하고, 상기 전류제한층은 서로 다른 굴절율을 가지는 제 1 유전막 및 제 2 유전막이 차례로 적층되어 형성되고,
    상기 제1 유전막 및 상기 제2 유전막은 TiO2막과 a-Si:H막의 조합, Si3N4막과 a-Si:H막의 조합, Ta2O5막과 a-Si:H막의 조합 및 ZrO2막과 a-Si:H막의 조합으로 이루어진 일군에서 선택된 하나로 형성하는 반도체 레이저 소자의 제조방법.
  9. 제8항에서,
    상기 전류제한층을 형성하는 단계는
    상기 리지 및 상기 식각저지층을 덮는 상기 제1 유전막 및 상기 제2 유전막을 차례로 증착하는 단계, 및
    상기 리지의 상면에 형성된 상기 제1 유전막 및 상기 제2 유전막을 선택적으로 제거하는 단계를 포함하는 반도체 레이저 소자의 제조방법.
  10. 제8항에서,
    상기 제1 유전막 및 상기 제2 유전막은 각각 발광파장(λ)을 유전막의 굴절율(n)의 4배수로 나눈 값(λ/(4*n))의 두께로 형성되는 반도체 레이저 소자의 제조방법.
  11. 삭제
  12. 제8항에서,
    상기 반도체 기판은 GaAs 반도체로 형성되는 반도체 레이저 소자의 제조방법.
  13. 반도체 기판 상에 하부 클래드층, 적어도 하나의 활성층 및 제1 상부 클래드층을 차례로 형성하는 단계,
    상기 제1 상부 클래드층 상에 식각저지층을 형성하는 단계,
    상기 식각저지층 상에 제2 상부 클래드층을 형성하는 단계,
    상기 제2 상부 클래드층 상에 적어도 하나의 콘택층을 형성하는 단계,
    상기 콘택층 및 상기 제2 상부 클래드층을 상기 식각저지층까지 패터닝하여 리지를 형성하는 단계,
    상기 리지 측면 및 상기 식각저지층 상에 전류제한층을 형성하는 단계, 및
    상기 리지 상면 및 상기 전류제한층 상으로 전극을 형성하는 단계를 포함하고, 상기 전류제한층은 서로 다른 굴절율을 가지는 제 1 유전막 및 제 2 유전막이 차례로 적층되어 형성되고,
    상기 제1 유전막 및 상기 제2 유전막은 ZrO2막과 Al2O3막의 조합, ZrO2막과 SiO2막의 조합, Ta2O5막과 Al2O3막의 조합, Ta2O5막과 SiO2막의 조합, Si3N4막과 Al2O3 막의 조합 및 Si3N4막과 SiO2막의 조합으로 이루어진 일군에서 선택된 하나로 형성하는 반도체 레이저 소자의 제조방법.
  14. 제13항에서,
    상기 반도체 기판은 GaN 반도체로 형성되는 반도체 레이저 소자의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020080273A (ko) * 2001-04-12 2002-10-23 소니 가부시끼 가이샤 반도체 레이저 소자
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020080273A (ko) * 2001-04-12 2002-10-23 소니 가부시끼 가이샤 반도체 레이저 소자
KR20050020634A (ko) * 2003-08-18 2005-03-04 마쯔시다덴기산교 가부시키가이샤 반도체 레이저 및 그 제조 방법
KR20060099949A (ko) * 2005-03-15 2006-09-20 삼성전기주식회사 반도체 레이저 다이오드의 제조방법
KR20070035748A (ko) * 2005-09-28 2007-04-02 엘지전자 주식회사 반도체 레이저 다이오드 및 그 제조방법

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