KR20050018607A - 반도체 기판으로 이온을 주입하는 방법 - Google Patents

반도체 기판으로 이온을 주입하는 방법

Info

Publication number
KR20050018607A
KR20050018607A KR1020040060760A KR20040060760A KR20050018607A KR 20050018607 A KR20050018607 A KR 20050018607A KR 1020040060760 A KR1020040060760 A KR 1020040060760A KR 20040060760 A KR20040060760 A KR 20040060760A KR 20050018607 A KR20050018607 A KR 20050018607A
Authority
KR
South Korea
Prior art keywords
ions
substrate
semiconductor substrate
electric field
parallel
Prior art date
Application number
KR1020040060760A
Other languages
English (en)
Other versions
KR100628348B1 (ko
Inventor
후지오 마수오카
호리이신지
타니가미타쿠지
요코야마타카시
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20050018607A publication Critical patent/KR20050018607A/ko
Application granted granted Critical
Publication of KR100628348B1 publication Critical patent/KR100628348B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Toxicology (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Hall/Mr Elements (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 기판상에 돌출된 반도체 층의 측벽으로 이온을 주입하는 이온 주입 방법에 있어서, 상기 방법은 상기 이온을 일방향으로 가속시키는 전계를 인가하고 상기 일방향에 대해 소정의 각도로 교차하는 면과 평행한 자계를 인가하여, 상기 측벽에 대한 이온 주입 방향을 제어한다.

Description

반도체 기판으로 이온을 주입하는 방법{METHOD FOR IMPLANTING IONS INTO SEMICONDUCTOR SUBSTRATE}
(관련 출원에 대한 상호참조)
본 출원은 2003년 8월 12일자로 출원된 일본 특허출원 제 2003-207346 호에 관한 것이고, 이의 우선권은 35 U.S.C §119에 의거하여 주장되었으며, 이의 공개는 참조문헌으로 완전히 통합되어 있다.
본 발명은 반도체 기판으로 이온을 주입하는 방법에 관한 것으로, 특히 반도체 기판상에 돌출된 반도체 층의 측벽으로 이온을 주입하는 방법에 관한 것이다.
소위 평면 기술을 사용하는 대규모 반도체 집적 회로의 제조 프로세스에서, 미세한 반도체 소자는 반도체 기판의 표면에 평면으로 형성된다. 반도체 소자를 형성하기 위해, N형-도전 영역 또는 P형-도전 영역 역할을 각각 하는 확산 층은 이온 주입 기술을 사용함으로써 반도체 기판에 일반적으로 형성된다.
이온 주입 기술에서, 주입되는 불순물이 이온화되고, 결과적인 이온이 전계에 의해 가속되어 반도체 기판의 반도체 결정으로 주입된다. 주입 이온은 반도체 결정내의 원자 및 전자와 충돌하여 반도체 결정에서 산란되는 것에 의해, 에너지를 손실하여 반도체 결정에서 소정의 거리를 진행한 후에 정지한다. 이온이 반도체 기판의 표면에 법선인 라인을 따라 주입되어 마스크 개구부를 통하여 노출된 반도체 기판의 일부분에 확산 층을 선택적으로 형성하는 경우에, 주입 이온은 일정한 이온 농도 분포로 반도체 기판의 깊이 방향으로 확산한다. 또한, 주입 이온은 일정한 이온 농도 분포로 반도체 기판의 측면 방향으로 확산한다. 도 9(a)는 예컨대 이온 주입 방법에 의해 인 이온을 P-형 반도체 기판(10)으로 주입한 다음 상기 반도체 기판(10)에 형성되어 있는 레지스트(50)에 제공된 개구부를 통하여 인 이온 빔(70)을 인가함으로써 상기 반도체 기판에 형성된 N-형 확산 층(20)을 구비한 P-형 반도체 기판(10)의 단면도이다. 도 9(b)는 도 9(a)의 단면 A-A'의 불순물 농도 분포(주입 인 이온의 농도 분포)를 예시하는 특성도이다. 도 9(b)에 도시된 바와 같이, 불순물 농도 분포는 불순물 농도가 반도체 기판의 표면에서 가장 높고 상기 기판의 표면과 떨어져 깊이 방향으로 감소하고 있다. 더 높은 불순물 농도를 갖는 반도체 기판의 영역은 N-형 확산 영역이다. N-형 확산 영역보다 더 깊은 반도체 기판 영역에는, 반도체 기판의 고유 불순물이 일정하게 분포된다.
소위 경사 이온 주입 기술에서, 이온들은 측면 불순물 분포를 확대하기 위해 또는 채널링을 방지하기 위해 반도체 기판의 표면에 법선인 라인에 대하여 일정한 각도(θ)로 반도체 기판으로 주입된다. 도 10(a)는 예컨대 인 이온을 P-형 반도체 기판(10)으로 주입한 다음 상기 반도체 기판(10)에 형성되어 있는 레지스트(50)에 제공된 개구부를 통하여 상기 반도체 기판(10)의 표면에 법선인 라인에 대한 각도(θ)로 인 이온 빔(70)을 인가함으로써 상기 반도체 기판에 형성된 N-형 확산 층(20)을 구비한 P-형 반도체 기판(10)의 단면도이다. 도 10(b)는 도 10(a)의 단면 B-B'의 불순물 농도 분포(주입 인 이온의 농도 분포)를 예시하는 특성도이다. 상기 단면 B-B'에서 깊이 방향의 불순물 농도 분포는 도 9(b)와 실질적으로 동일하다. 경사 이온 주입 기술은 이온을 반도체 기판의 표면에 수직으로 뿐만 아니라 반도체 기판의 표면에 수평으로도 주입시킨다. 도 11은 상기 기판(10)에 형성되어 있는 레지스트(50)에 제공된 개구부를 통하여 노출된 상기 기판의 단차의 측벽, 및 상기 기판의 표면 부분에 형성된 N-형 확산 층(20)을 구비한 P-형 반도체 기판(10)의 단면도이다. 상기 확산 층(20)을 단차의 측벽에 형성하는 것은 예컨대 인 이온을 반도체 기판(10)으로 주입한 다음 상기 반도체 기판(10)의 표면에 법선인 라인에 대한 각도(θ)로 인 이온 빔(70)을 인가함으로써 달성된다. 경사 이온 주입 방법은 예컨대 게이트 오버랩 LDD 구조의 N-형 MOS 트랜지스터를 형성하는데 사용되어 반도체 소자의 초소형화를 위해 소스 측의 오버랩을 최소화시킨다[예컨대, 일본 무심사 특허 출원 제 05-114608(1993) 호 참조]. 또한, 경사 이온 주입 방법은 불순물을 트렌치 측벽으로 도입하는데 사용되어 소자 분리 영역을 자기-정렬 방법으로 매우 정확하게 형성시킨다(예컨대, 일본 무심사 특허 출원 제 2000-183154 호 참조).
그러나, 상술한 경사 이온 주입에 의해 이온을 기판 표면과 수직인 반도체 기판의 일부분으로 주입하는 것은 어렵다. 이것은 트랜지스터와 같은 회로 소자를 반도체 기판상의 평면에 형성시키는 소위 평면 기술에 사용된 포토리소그래피 방법에 의하여 기판의 표면과 수직인 기판의 일부분만을 노출시키기 위해 마스크 개구부를 형성하는 것이 어렵기 때문이다.
그러나, 최근에, 회로 소자의 고밀도 집적화 및 마이크로-프로세싱의 수요가 증가하고 있다. 예컨대, 플래시 EEPROM으로 예시되는 비휘발성 메모리는 고용량 및 소형 정보 기록 매체로서 컴퓨터, 통신 장치, 계측 기기, 자동 제어 장치 및 개인용 생활 기기의 광범위한 분야에서 발견될 수 있다. 따라서, 저가 및 고용량 비휘발성 메모리 셀에 대한 수요가 증가하고 있다. 그러나, 이러한 메모리 셀의 크기는 포토리소그래피 기술의 해상도 제한에 규정되어 있는 최소 프로세싱 크기(feature size)에 의해 결정된다. 포토리소그래피 기술의 개선에 의존하는 것없이 고밀도 집적화를 달성하기 위해, 3차원 메모리 셀 배치 기술이 개발되어 왔다. 3차원 메모리 셀 배치 기술에서, 집적된 메모리 셀의 수는 고밀도 집적화를 위하여 메모리 셀을 반도체 기판의 표면에 수직으로 적층함으로써 증가된다.
3차원 메모리 셀 배치 기술을 사용하여 메모리 셀의 트랜지스터와 같은 회로 소자를 반도체 기판의 표면에 수직으로 적층하기 위해, 이온을 반도체 기판의 측벽으로, 즉 반도체 기판의 표면과 평행한 방향으로 주입하기 위한 이온 주입의 고정밀 제어를 허용하는 이온 주입 기술이 요구된다.
상술한 것을 고려하여, 본 발명은 이온을 반도체 기판의 표면과 평행한 방향으로 주입하기 위한 이온 주입의 고정밀 제어를 허용하는 이온 주입 기술을 제공하는 것이다.
본 발명에 따르면, 반도체 기판상에 돌출된 반도체 층의 측벽으로 이온을 주입하는 방법이 제공되며, 이 방법은 상기 이온을 일방향으로 가속시키는 전계를 인가하고 상기 일방향에 대해 소정의 각도로 교차하는 면과 평행한 자계를 인가하여, 상기 측벽에 대한 이온 주입 방향을 제어하는 단계를 포함한다.
상기 이온을 일방향으로 가속시키는 것은 상기 이온이 반도체 기판의 표면을 향해 인가된 전계에 놓여서 상기 이온에 작용하는 쿨롬의 힘으로 가속되어 상기 반도체 기판을 향해 프로젝션된다는 것을 의미한다. 상기 프로젝트된 이온이 소정의 각도로 교차하는 면과 평행하게 인가된 자계를 통과하고 로렌츠 힘이 이온에 작용하는 경우, 상기 이온에는 이온 프로젝션 방향의 측면으로 작용하는 운동 에너지가 제공된다. 그 결과, 상기 이온이 만곡된 곡선을 따라 진행하여 상기 돌출된 반도체 층의 측벽으로 주입된다.
본 발명에 따르면, 상기 전계를 인가함으로써 일방향으로 가속된 이온은 일방향에 대해 소정의 각도로 교차하는 면과 평행하게 인가된 자계에 종속된다. 따라서, 상기 반도체 기판의 측벽에 대한 이온 주입 방향은 고정밀로 제어될 수 있다.
본 발명은 반도체 기판상에 돌출된 반도체 층의 측벽으로 이온을 주입하는 방법에 관한 것이다. 본 발명에 따르면, 실리콘과 같은 종래에 공지된 반도체 재료는 반도체 기판용 재료로 사용될 수 있다. 3차원 메모리 셀 배치 기술로 통상 사용되는 공지된 방법에 의해 단차는 반도체 기판의 표면에 형성된다.
반도체 소자를 제조하는 공지된 이온 주입 장치는 이온 주입용 장치로 사용될 수 있다. 공지된 이온 주입 장치에서, 이온 빔은 전계에 놓여진 이온을 가속시킴으로써 생성되어 프로젝션된다. 본 발명의 일실시예에서, 이온은 반도체 기판의 표면에 대해 소정의 경사각으로 프로젝션된다. 본 발명의 다른 실시예에서, 이온은 종래의 반도체 제조 기술에서와 같이 반도체 기판의 표면에 수직으로 프로젝션된다.
반도체 층의 측벽으로 이온을 주입하는 본 발명의 이온 주입 방법은 이온을 일방향으로 가속시키는 전계를 인가하는 단계 및 상기 일방향에 대해 소정의 각도로 교차하는 면과 평행한 자계를 인가하는 단계를 포함한다. 상기 자계가 전계 인가 방향에 대해 소정의 각도로 교차하는 면과 평행하게 회전되어, 상기 이온은 전계 인가 방향으로 나선형으로 진행한다. 따라서, 전계 인가 방향으로 나선형으로 진행하는 이온은 일방향에서 뿐만 아니라 모든 다른 방향에서도 단차의 측벽으로 주입된다.
상기 전계는 반도체 기판의 표면에 수직으로 인가될 수 있고, 상기 자계는 반도체 기판의 표면과 평행하게 인가될 수 있다.
상기 돌출된 반도체 층은 복수의 돌기 칼럼을 포함할 수 있고, 자계가 인가되어 각각 2개의 인접 돌기 칼럼들 사이의 거리보다 더 큰 직경으로 이온이 나선형으로 진행할 수 있다. 따라서, 상기 인접 돌기 칼럼들 사이의 거리보다 더 큰 직경으로 나선형으로 진행하는 이온은 더 높은 확률로 단차의 측벽으로 주입된다. 그러므로, 단차의 측벽에 대한 이온 주입이 더 효과적으로 달성될 수 있다.
상기 반도체 기판상에 돌출된 반도체 층의 측벽으로 이온을 주입하는 본 발명의 다른 이온 주입 방법은: 상기 반도체 기판상에 돌출된 반도체 층 부근에 주입 이온 분위기를 형성하는 단계; 및 상기 반도체 기판의 표면에 대해 평행하게 또는 소정의 각도로 교차하는 면과 평행한 전계를 인가하여 반도체 층의 측벽에 대한 이온 주입을 위해 이온을 가속시키는 단계를 포함한다. 따라서, 이온 주입 분위기가 형성된 다음, 이온은 전계에 의해 가속되어 측벽으로 주입된다. 그러므로, 상기 측벽에 대한 이온 주입이 고정밀로 제어될 수 있다.
상기 전계는 반도체 기판의 표면과 평행하게 회전될 수 있다. 따라서, 이온은 이온 주입을 위한 전계의 회전에 의해 나선형으로 진행한다. 그러므로, 이온은 일방향에서 뿐만 아니라 모든 다른 방향에서도 단차의 측벽으로 주입될 수 있다.
상기 돌출된 반도체 층은 복수의 돌기 칼럼을 포함할 수 있다.
상기 기판 표면에 수직인 전계를 인가함으로써 상기 주입 이온 분위기의 형성이 얻어져서 상기 이온이 돌출된 반도체 층 부근으로 이동될 수 있다.
이하, 첨부 도면을 참조하여, 본 발명은 이의 실시예에 의해 상세히 설명될 것이다. 그러나, 본 발명이 이들 실시예에 제한되지 않는 것이 이해되어야 한다.
제 1 실시예
도 1(a)는 이 실시예에 따른 이온 주입 방법을 설명하는 반도체 기판의 단면도이고, 도 1(b)는 이온 프로젝션 방향에서 바라본 반도체 기판의 평면도이다.
도 1(a) 및 도 1(b)에 도시된 바와 같이, P-형 실리콘 반도체 기판(10)은 이 표면에 제공된 반도체 층(11)을 구비한다. 상기 기판의 표면에 수직으로 기판의 표면을 향해 프로젝션된 이온 빔(70)이 이온 빔 프로젝션 방향과 동일한 방향으로 인가된 전계(E)에 의해 가속되어 기판(10)에 도달한다. 이온 빔(70)은 기판(10)의 표면과 평행하게 인가된 자계(B)를 통과한다. 이 때, 로렌츠 힘이 이온 빔(70)에 작용하여, 이온 빔(70)에는 실리콘 기판 표면과 평행한 운동 에너지가 제공된다. 그 결과, 이온 빔(70)이 만곡된 궤적을 따라 진행하여 기판(10)에 도달하며, 이것에 의해 이온은 기판(10)의 표면상에 제공된 반도체 층(11)의 측벽으로, 즉 반도체 층(11)의 단차의 측벽으로 주입된다. 따라서, N-형 확산 층(20)은 단차의 측벽에 형성된다.
주입 이온은 인 이온인 것이 바람직하다. 주입 이온의 도스량(dose)(단위 면적 당 주입 이온의 수)은 1×1010cm-2 내지 1×1016cm-2인 것이 바람직하고, 전계(E)를 인가함으로써 이온에 제공되는 운동 에너지는 1keV 내지 5MeV인 것이 바람직하다. 인가되는 자계(B)의 자속 밀도는 1μT 내지 100T인 것이 바람직하다. 그러나, 도스량, 운동 에너지 및 자속 밀도는 상술한 범위에 제한되지 않는다.
이 실시예에서, N-형 확산 층은 P-형 반도체 기판에 형성되지만, P-형 확산 층은 상술한 방법으로 N-형 반도체 기판에 형성될 수 있다. N-형 확산 층을 실리콘 기판에 형성하기 위해, 비소 이온 또는 이와 비슷한 것이 인 이온 대신에 사용될 수 있다. P-형 확산 층을 실리콘 기판에 형성하기 위해, 붕소 이온 또는 이와 비슷한 것이 사용될 수 있다. 바람직한 확산 층이 제공될 수 있는 경우, 주입 이온의 형태는 특히 제한되지 않는다. 반도체 기판용 재료는 실리콘에 제한되지 않는다. 다른 예시적인 반도체 기판용 재료는 게르마늄 반도체, 갈륨-비소 반도체 및 인듐-인 반도체를 포함한다.
이온이 단차의 측벽으로 주입되는 경우, 이온이 기판의 표면(10) 또는 이 기판의 표면과 평행한 반도체 층(11)의 표면에 충돌하지 않는 것이 바람직하다. 기판의 표면 또는 이 기판의 표면과 평행한 반도체 층 표면으로의 이온 주입을 방지하기 위해, 산화 실리콘 필름 또는 질화 실리콘 필름과 같은 하드 마스크가 이온 주입으로부터 방지되는 표면에 형성된다. 그러나, 이온이 기판의 표면 또는 이 기판의 표면과 평행한 반도체 층 표면에서 충돌하는 것이 어떠한 역 효과도 발생시키지 않는 경우, 상술한 조치를 취하는 것이 필요하지 않다.
자계(B)는 상술한 바와 같이 기판(10)의 표면과 평행하게 인가되는 것이 바람직하지만, 자계(B)의 인가 방향은 이온이 단차의 측벽으로 주입될 수 있는 경우 기판의 표면과 반드시 평행할 필요는 없다. 도 1(a) 및 1(b)는 주입 이온이 양의 극성을 갖는 경우를 예시한다. 주입 이온이 음의 극성을 갖는 경우, 자계(B)는 도 1(b)에 도시된 반대 방향으로 인가된다.
제 2 실시예
이 실시예에서, P-형 실리콘 반도체 기판(10)의 표면과 평행하게 인가되는 자계(B)는 기판의 표면과 평행한 면에서 회전된다. 따라서, 이온 빔(70)은 기판의 표면에 대해 나선형으로 진행하여 기판의 표면에 도달한다. 도 2(a)는 이 실시예에 따른 이온 주입 방법을 설명하는 반도체 기판의 단면도이고, 도 2(b)는 이온 프로젝션 방향에서 바라본 반도체 기판의 평면도이다.
도 2(a) 및 2(b)에 도시된 바와 같이, 상기 이온 빔(70)은 P-형 실리콘 반도체 기판(10)의 표면에 수직으로 상기 기판의 표면을 향해 프로젝션되고, 이온 빔 프로젝션 방향과 동일한 방향으로 인가된 전계(E)에 의해 가속되어 상기 기판(10)에 도달한다. 이온 빔(70)은 기판의 표면과 평행하게 인가된 회전하는 자계(B)를 통과한다. 이 때, 로렌츠 힘이 이온 빔(70)에 작용하여, 이온 빔(70)에는 실리콘 기판 표면과 평행한 운동 에너지가 제공된다. 그 결과, 이온 빔(70)은 나선형으로 진행하여 기판의 표면에 도달하며, 이것에 의해 이온은 기판(10)의 표면에 제공된 반도체 층(11)의 측벽으로, 즉 반도체 층(11)의 단차의 측벽으로 주입된다. 따라서, N-형 확산 층(20)은 단차의 측벽에 형성된다.
주입 이온은 인 이온 또는 비소 이온인 것이 바람직하다. 주입 이온의 도스량은 1×1010cm-2 내지 1×1016cm-2인 것이 바람직하고, 전계(E)를 인가함으로써 이온에 제공되는 운동 에너지는 1keV 내지 5MeV인 것이 바람직하다. 인가되는 자계(B)의 자속 밀도는 1μT 내지 100T인 것이 바람직하다. 자계(B)의 회전 속도는 1rpm 내지 1000rpm인 것이 바람직하다. 그러나, 도스량, 운동 에너지, 자속 밀도 및 회전 속도는 상술한 범위에 제한되지 않는다.
이 실시예에서, N-형 확산 층은 P-형 반도체 기판에 형성되지만, P-형 확산 층은 상술한 방법으로 N-형 반도체 기판에 형성될 수 있다. N-형 확산 층을 실리콘 기판에 형성하기 위해, 인 이온 또는 비소 이온이 사용될 수 있다. P-형 확산 층을 실리콘 기판에 형성하기 위해, 붕소 이온 또는 이와 비슷한 것이 사용될 수 있다. 소망하는 확산 층이 제공될 수 있다면, 주입 이온의 형태는 특히 제한되지 않는다. 반도체 기판용 재료는 실리콘에 제한되지 않는다. 다른 예시적인 반도체 기판용 재료는 게르마늄 반도체, 갈륨-비소 반도체 및 인듐-인 반도체를 포함한다.
이온이 단차의 측벽으로 주입되는 경우, 이온이 기판의 표면(10) 또는 이 기판의 표면과 평행한 반도체 층(11)의 표면에 충돌하지 않는 것이 바람직하다. 기판의 표면 또는 이 기판의 표면과 평행한 반도체 층 표면으로의 이온 주입을 방지하기 위해, 산화 실리콘 필름 또는 질화 실리콘 필름과 같은 하드 마스크가 이온 주입으로부터 방지되는 표면에 형성된다. 그러나, 이온이 기판의 표면 또는 이 기판의 표면과 평행한 반도체 층 표면에서 충돌하는 것이 어떠한 역 효과도 발생시키지 않는 경우, 상술한 조치를 취하는 것이 필요하지 않다.
상술한 바와 같이, 자계(B)는 기판(10)의 표면과 평행하게 인가되는 것이 바람직하지만, 자계(B)의 인가 방향은 이온이 단차의 측벽으로 주입될 수 있는 경우 기판의 표면과 반드시 평행할 필요는 없다.
이 실시예에서, 기판(10)의 표면과 평행하게 인가된 자계(B)가 회전된다. 선택적으로, 자계(B)가 회전되는 것이 아니라 기판(10)이 회전될 수 있다. 자계(B) 또는 기판(10)은 시계 방향 또는 반시계 방향 중 어느 한 방향으로 회전될 수 있다. 도 2(a) 및 2(b)는 주입 이온이 양의 극성을 갖는 경우를 예시한다. 그러나, 이 실시예는 주입 이온이 음의 극성을 갖는 경우에도 적용될 수 있다.
제 3 실시예
도 3(a) 및 3(b)는 반도체 장치의 P-형 실리콘 반도체 기판(10)의 표면에 제공된 반도체 층(11)이 복수의 돌기 칼럼으로 형성되어 복수의 단차를 갖는 경우를 예시한다. 도 3(a)는 이 실시예에 따른 이온 주입 방법을 설명하는 반도체 기판의 단면도이고, 도 3(b)는 이온 프로젝션 방향에서 바라본 반도체 기판의 평면도이다.
이 실시예에서, 자계(B)가 인가되어 이온 빔(70)이 도 7에 도시된 바와 같이 각각 2개의 인접 돌기 칼럼들 사이의 거리(d)보다 더 큰 직경(D)으로 나선형으로 진행한다. 자계(B)가 제어되어 직경(D) 및 거리(d)가 d<D인 관계를 만족하는 경우, 상기 기판(10)의 표면에 도달하는 이온 빔(70)의 이온은 더 높은 확률로 반도체 층(11)의 돌기 칼럼의 측벽으로 주입된다. 따라서, 상기 돌기 칼럼의 측벽에 대한 이온 주입이 효과적으로 달성될 수 있다.
반도체 층(11)의 인접 돌기 칼럼들 사이의 거리(d) 및 나선 운동의 직경(D)은 약 1㎚ 내지 약 10㎛인 것이 바람직하지만, 이 범위에 제한되지 않는다.
도 2(b) 및 3(b)의 평면도에서, 이온의 나선 운동의 직경(D)은 기판(10)을 향해 증가하지만, 기판(10)을 향해 감소될 수 있거나 또는 변화되지 않을 수 있다. 이온 주입이 소망하는 대로 달성될 수 있는 경우, 이온이 실리콘 기판에 도달하기 전 이온의 프로젝션 후 이온의 나선 운동의 직경(D)의 변화는 특히 제한되지 않는다. 도 3(a) 및 3(b)는 주입 이온이 양의 극성을 갖는 경우를 예시한다. 그러나, 이 실시예는 주입 이온이 음의 극성을 갖는 경우에도 적용될 수 있다.
제 4 실시예
도 4(a)는 이 실시예에 따른 이온 주입 방법을 설명하는 반도체 기판의 단면도이다. 도 4(a)에 도시된 바와 같이, P-형 실리콘 반도체 기판(10)은 이 표면에 제공되고 복수의 돌기 칼럼으로 형성된 반도체 층(11)을 갖는다. 도 4(b)는 반도체 층(11)이 형성된 반도체 기판의 측면에서 바라본 반도체 기판의 평면도이다.
이 실시예에서, 이온을 기판(10)의 표면 부근으로 진행시키기 위해 전계(E1)가 기판(10)의 표면에 수직으로 인가되어 이온이 이동된다. 따라서, 주입 이온 분위기(75)는 기판의 표면 부근에 형성된다. 그 후, 전계(E2)는 기판의 표면에 평행하게 인가된다. 따라서, 주입 이온 분위기(75)내의 이온은 기판의 표면과 평행하게 가속된다. 그 결과, 이온은 반도체 층(11)의 돌기 칼럼의 측벽으로 주입되며, 이것에 의해 N-형 확산 층(20)은 돌기 칼럼의 측벽에 형성된다.
기판의 표면과 평행한 전계(E2)는 우선 소정 주기(t1) 동안 인가되고, 전계(E2)의 인가가 한 차례 정지된다. 그 다음, 기판의 표면과 평행한 전계(E1)가 인가되어 이온을 기판의 표면 부근으로 이동시킨다. 선택적으로, 이온을 실리콘 기판 표면 부근으로 이동시키는 것은 전계(E1)를 인가하면서 전계(E2)를 인가함으로써 달성될 수 있다.
주입 이온은 인 이온인 것이 바람직하다. 주입 이온의 도스량(단위 면적 당 주입 이온의 수)은 1×1010cm-2 내지 1×1016cm-2인 것이 바람직하다. 전계(E1)가 인가되어 이온을 기판의 표면 부근으로 이동시키기 위해 이온에 제공되는 운동 에너지는 1keV 내지 5keV인 것이 바람직하다. 기판의 표면과 평행한 전계(E2)의 인가에 의해 이온에 제공되는 운동 에너지는 1kV 내지 10MV인 것이 바람직하다. 그러나, 도스량 및 운동 에너지는 상술한 범위에 제한되지 않는다.
이 실시예에서, N-형 확산 층은 P-형 반도체 기판에 형성되지만, P-형 확산 층은 상술한 방법으로 N-형 반도체 기판에 형성될 수 있다. N-형 확산 층을 실리콘 기판에 형성하기 위해, 비소 이온 또는 이와 비슷한 것이 인 이온 대신에 사용될 수 있다. P-형 확산 층을 실리콘 기판에 형성하기 위해, 붕소 이온 또는 이와 비슷한 것이 사용될 수 있다. 소망하는 확산 층이 제공될 수 있다면, 주입 이온의 형태는 특히 제한되지 않는다. 반도체 기판용 재료는 실리콘에 제한되지 않는다. 다른 예시적인 반도체 기판용 재료는 게르마늄 반도체, 갈륨-비소 반도체 및 인듐-인 반도체를 포함한다.
전계(E2)는 상술한 바와 같이 기판(10)의 표면과 평행하게 인가되는 것이 바람직하지만, 전계(E2)의 인가 방향은 이온이 단차의 측벽으로 주입될 수 있는 경우 기판의 표면과 반드시 평행할 필요는 없다.
제 5 실시예
이 실시예에서, P-형 실리콘 반도체 기판(10)의 표면과 평행하게 인가된 전계(E2)는 기판의 표면과 평행한 면에서 회전된다. 따라서, 이온이 기판의 표면에 대해 나선형으로 진행하여 기판(10)의 표면에 제공된 반도체 층(11)의 돌기 칼럼의 측벽에 도달한다. 도 5(a)는 이 실시예에 따른 이온 주입 방법을 설명하는 반도체 기판의 단면도이고, 도 5(b)는 반도체 층(11)이 형성된 반도체 기판의 측면에서 바라본 반도체 기판의 평면도이다.
이 실시예에서, 이온을 기판(10)의 표면 부근으로 진행시키기 위해 전계(E1)가 기판(10)의 표면에 수직으로 인가되어 이온이 이동된다. 따라서, 주입 이온 분위기(75)는 기판의 표면 부근에 형성된다. 그 후, 전계(E2)가 인가되면서 기판의 표면과 평행한 면에서 회전된다. 따라서, 주입 이온 분위기(75)내의 이온은 기판의 표면에 평행하게 가속된다. 그 결과, 이온은 반도체 층(11)의 돌기 칼럼의 전체 측벽으로 주입되며, 이것에 의해 N-형 확산 층(20)은 돌기 칼럼의 측벽에 형성된다.
기판의 표면과 평행한 전계(E2)는 우선 소정 주기(t1) 동안 인가되고, 전계(E2)의 인가가 한 차례 정지된다. 그 다음, 기판의 표면과 평행한 전계(E1)가 인가되어 이온을 기판의 표면 부근으로 이동시킨다. 선택적으로, 이온을 실리콘 기판 표면 부근으로 이동시키는 것은 전계(E1)를 인가하면서 전계(E2)를 인가함으로써 달성될 수 있다.
주입 이온은 인 이온인 것이 바람직하다. 주입 이온의 도스량(단위 면적 당 주입 이온의 수)은 1×1010cm-2 내지 1×1016cm-2인 것이 바람직하다. 전계(E1)가 인가되어 이온을 기판의 표면 부근으로 이동시키기 위해 이온에 제공되는 운동 에너지는 1keV 내지 5keV인 것이 바람직하다. 기판의 표면에 평행한 전계(E2)의 인가에 의해 이온에 제공되는 운동 에너지는 1kV 내지 10MV인 것이 바람직하다. 전계(E2)의 회전 속도는 1rpm 내지 1000rpm인 것이 바람직하다. 그러나, 도스량, 운동 에너지 및 회전 속도는 상술한 범위에 제한되지 않는다.
이 실시예에서, N-형 확산 층은 P-형 반도체 기판에 형성되지만, P-형 확산 층은 상술한 방법으로 N-형 반도체 기판에 형성될 수 있다. N-형 확산 층을 실리콘 기판에 형성하기 위해, 비소 이온 또는 이와 비슷한 것이 인 이온 대신에 사용될 수 있다. P-형 확산 층을 실리콘 기판에 형성하기 위해, 붕소 이온 또는 이와 비슷한 것이 사용될 수 있다. 소망하는 확산 층이 제공될 수 있다면, 주입 이온의 형태는 특히 제한되지 않는다. 반도체 기판용 재료는 실리콘에 제한되지 않는다. 다른 예시적인 반도체 기판용 재료는 게르마늄 반도체, 갈륨-비소 반도체 및 인듐-인 반도체를 포함한다.
전계(E2)는 상술한 바와 같이 기판(10)의 표면과 평행하게 인가되는 것이 바람직하지만, 전계(E2)의 인가 방향은 이온이 단차의 측벽으로 주입될 수 있는 경우 기판의 표면과 반드시 평행할 필요는 없다.
이 실시예에서, 기판(10)의 표면과 평행하게 인가된 전계(E2)가 회전된다. 이 실시예의 수정에서, 이 실시예의 수정에 따라 이온 주입에 종속되는 반도체 기판의 단면도인 도 6(a), 및 반도체 층(11)이 형성된 반도체 기판의 측면에서 바라본 반도체 기판의 평면도인 도 6(b)에 도시된 바와 같이, 전계(E2)가 회전되는 것이 아니라 기판(10)이 회전될 수 있다. 전계(E2) 및 기판(10)은 시계 방향 또는 반시계 방향 중 어느 한 방향으로 회전될 수 있다.
제 6 실시예
도 7(a)는 이 실시예에 따른 이온 주입 방법을 설명하는 반도체 기판의 단면도이고, 도 7(b)는 반도체 층이 형성된 반도체 기판의 측면에서 바라본 반도체 기판의 평면도이다.
도 7(a) 및 7(b)에 도시된 바와 같이, 이온 빔(71)은 P-형 실리콘 반도체 기판(10)의 표면에 대해 소정의 경사각(α)으로 프로젝션된다. 자계(B)는 이온 빔(71)의 소스로부터 반도체 기판의 표면에 수직으로 인가된다. 자계(B)에서 프로젝션된 이온 빔(71)은 로렌츠 힘에 종속된다. 이온 빔(71)에 작용하는 로렌츠 힘은 이온 빔(71)의 궤적에 수직으로 기판 표면과 평행하게 향하게 된다. 그러므로, 이온 빔(71)은 나선형으로 진행하여 기판 표면에 도달하며, 이것에 의해 이온 빔(71)내의 이온은 상기 기판(10)의 표면에 제공된 반도체 층(11)의 측벽으로, 즉 반도체 층(11)의 단차의 측벽으로 주입된다. 따라서, N-형 확산 층(20)은 단차의 측벽에 형성된다.
주입 이온은 인 이온 또는 비소 이온인 것이 바람직하다. 이온 빔(71)의 프로젝션시에 이온에 제공되는 운동 에너지는 1keV 내지 5MeV인 것이 바람직하고, 주입 이온의 도스량은 1×1010cm-2 내지 1×1016cm-2인 것이 바람직하다. 자계(B)의 자속 밀도는 1μT 내지 100T인 것이 바람직하다. 그러나, 운동 에너지, 도스량 및 자속 밀도는 상술한 범위에 제한되지 않는다.
이 실시예에서, N-형 확산 층은 P-형 반도체 기판에 형성되지만, P-형 확산 층은 상술한 방법으로 N-형 반도체 기판에 형성될 수 있다. N-형 확산 층을 실리콘 기판에 형성하기 위해, 인 이온 또는 비소 이온이 사용될 수 있다. P-형 확산 층을 실리콘 기판에 형성하기 위해, 붕소 이온 또는 이와 비슷한 것이 사용될 수 있다. 소망하는 확산 층이 제공될 수 있다면, 주입 이온의 형태는 특히 제한되지 않는다. 반도체 기판용 재료는 실리콘에 제한되지 않는다. 다른 예시적인 반도체 기판용 재료는 게르마늄 반도체, 갈륨-비소 반도체 및 인듐-인 반도체를 포함한다.
이온이 단차의 측벽으로 주입되는 경우, 이온이 기판의 표면(10) 또는 이 기판의 표면과 평행한 반도체 층(11)의 표면에 충돌하지 않는 것이 바람직하다. 기판의 표면 또는 이 기판의 표면과 평행한 반도체 층 표면으로의 이온 주입을 방지하기 위해, 산화 실리콘 필름 또는 질화 실리콘 필름과 같은 하드 마스크가 이온 주입으로부터 방지되는 표면에 형성된다. 그러나, 이온이 기판의 표면 또는 이 기판의 표면과 평행한 반도체 층 표면에서 충돌하는 것이 어떠한 역 효과도 발생시키지 않는 경우, 상술한 조치를 취하는 것이 필요하지 않다.
자계(B)는 상술한 바와 같이 기판(10)의 표면과 평행하게 인가되는 것이 바람직하지만, 자계(B)의 인가 방향은 이온이 단차의 측벽으로 주입될 수 있는 경우 기판의 표면과 반드시 평행할 필요는 없다. 도 7(a) 및 7(b)는 주입 이온이 양의 극성을 갖는 경우를 예시한다. 그러나, 이 실시예는 주입 이온이 음의 극성을 갖는 경우에도 적용될 수 있다.
제 7 실시예
도 8(a) 및 8(b)는 반도체 장치의 P-형 실리콘 반도체 기판(10)의 표면에 제공된 반도체 층(11)이 복수의 돌기 칼럼으로 형성되어 복수의 단차를 갖는 경우를 예시한다. 도 8(a)는 이 실시예에 따른 이온 주입 방법을 설명하는 반도체 기판의 단면도이고, 도 8(b)는 이온 프로젝션 방향에서 바라본 반도체 기판의 평면도이다.
이 실시예에서, 자계(B)가 인가되어 이온 빔(70)이 각각 2개의 인접한 돌기 칼럼들 사이의 거리(d)보다 더 큰 직경(D)으로 나선형으로 진행한다. 자계(B)가 제어되어 직경(D) 및 거리(d)가 d<D인 관계를 만족하는 경우, 상기 기판(10)의 표면에 도달하는 이온 빔(70)의 이온은 더 높은 확률로 반도체 층(11)의 돌기 칼럼의 측벽으로 주입된다. 따라서, 상기 돌기 칼럼의 측벽에 대한 이온 주입이 효과적으로 달성될 수 있다.
반도체 층(11)의 인접 돌기 칼럼들 사이의 거리(d) 및 나선 운동의 직경(D)은 약 1㎚ 내지 약 10㎛인 것이 바람직하지만, 이 범위에 제한되지 않는다.
도 7(b) 및 8(b)의 평면도에서, 이온의 나선 운동의 직경(D)은 기판(10)을 향해 증가하지만, 도 8에 도시된 바와 같이 기판(10)을 향해 감소될 수 있거나 또는 변화되지 않을 수 있다. 이온 주입이 소망하는 대로 달성될 수 있는 경우, 이온이 실리콘 기판에 도달하기 전 이온의 프로젝션 후 이온의 나선 운동의 직경(D)의 변화는 특히 제한되지 않는다. 도 8(a) 및 8(b)는 주입 이온이 양의 극성을 갖는 경우를 예시한다. 그러나, 이 실시예는 주입 이온이 음의 극성을 갖는 경우에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 전계는 이온을 일방향으로 가속시키기 위해 인가되고, 자계는 상기 일방향에 대해 소정의 각도로 교차하는 면에 평행하게 인가된다. 그러므로, 반도체 기판의 표면과 평행한 이온 주입은 고정밀로 제어될 수 있다.
상기 자계가 전계 인가 방향에 대해 소정의 각도로 교차하는 면과 평행하게 회전되어, 상기 이온은 전계 인가 방향으로 나선형으로 진행한다. 따라서, 전계 인가 방향으로 나선형으로 진행하는 이온은 일방향에서 뿐만 아니라 모든 다른 방향에서도 단차의 측벽으로 주입될 수 있다.
자계가 인가되어 반도체 층의 모든 2개의 인접 돌기 칼럼들 사이의 거리보다 더 큰 직경으로 이온이 나선형으로 진행하는 경우, 상기 인접 돌기 칼럼들 사이의 거리보다 더 큰 직경으로 나선형으로 진행하는 이온은 더 높은 확률로 단차의 측벽으로 주입된다. 따라서, 단차의 측벽에 대한 이온 주입이 더 효과적으로 달성될 수 있다.
주입 이온 분위기가 반도체 기판상에 돌출된 반도체 층에 형성된 후 전계가 기판의 표면에 대해 소정의 각도로 교차하는 면과 평행하게 인가되는 경우, 주입 이온 분위기내의 이온은 전계에 의해 가속되어 측벽으로 주입된다. 따라서, 상기 측벽에 대한 이온 주입이 고정밀로 제어될 수 있다.
전계가 반도체 기판의 표면과 평행하게 회전되는 경우, 이온은 이온 주입을 위한 전계의 인가에 의해 나선형으로 진행한다. 따라서, 이온은 일방향에서 뿐만 아니라 모든 다른 방향에서도 단차의 측벽으로 주입될 수 있다.
도 1(a) 및 (b)는 본 발명의 제 1 실시예에 따른 이온 주입 방법을 예시하는 설명도이며;
도 2(a) 및 (b)는 본 발명의 제 2 실시예에 따른 이온 주입 방법을 예시하는 설명도이며;
도 3(a) 및 (b)는 본 발명의 제 3 실시예에 따른 이온 주입 방법을 예시하는 설명도이며;
도 4(a) 및 (b)는 본 발명의 제 4 실시예에 따른 이온 주입 방법을 예시하는 설명도이며;
도 5(a) 및 (b)는 자계가 본 발명의 제 5 실시예에 따른 이온 주입 방법으로 회전되는 경우를 예시하는 설명도이며;
도 6(a) 및 (b)는 기판이 본 발명의 제 6 실시예에 따른 이온 주입 방법으로 회전되는 경우를 예시하는 설명도이며;
도 7(a) 및 (b)는 본 발명의 제 6 실시예에 따른 이온 주입 방법을 예시하는 설명도이며;
도 8(a) 및 (b)는 본 발명의 제 7 실시예에 따른 이온 주입 방법을 예시하는 설명도이며;
도 9(a) 및 (b)는 종래의 이온 주입 방법에 의해 N-형 확산 층을 기판 표면에 형성시키는 설명도이며;
도 10(a) 및 (b)는 종래의 경사 이온 주입 방법에 의해 N-형 확산 층을 반도체 표면에 형성시키는 설명도이고;
도 11은 종래의 경사 이온 주입 방법에 의해 N-형 확산 층을 단차의 측벽에 형성시키는 설명도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 반도체 기판 11; 반도체 층
20; N-형 확산 층 50; 레지스트
70, 71; 이온 빔

Claims (16)

  1. 반도체 기판상에 돌출된 반도체 층의 측벽으로 이온을 주입하는 이온 주입 방법에 있어서,
    상기 이온을 일방향으로 가속시키는 전계를 인가하고 상기 일방향에 대해 소정의 각도로 교차하는 면과 평행한 자계를 인가하여, 상기 측벽에 대한 이온 주입 방향을 제어하는 단계를 포함하는 것을 특징으로 하는 이온 주입 방법.
  2. 제 1 항에 있어서,
    상기 자계가 상기 전계 인가 방향에 대해 소정의 각도로 교차하는 면과 평행하게 회전되어 이온이 상기 전계 인가 방향으로 나선형으로 진행하는 것을 특징으로 하는 이온 주입 방법.
  3. 제 1 항에 있어서,
    상기 전계는 상기 반도체 기판의 표면에 수직으로 인가되고, 상기 자계는 상기 반도체 기판의 표면과 평행하게 인가되는 것을 특징으로 하는 이온 주입 방법.
  4. 제 2 항에 있어서,
    상기 돌출된 반도체 층은 복수의 돌기 칼럼을 포함하고, 상기 자계가 인가되어 각각 2개의 인접 돌기 칼럼들 사이의 거리보다 더 큰 직경으로 상기 이온이 나선형으로 진행하는 것을 특징으로 하는 이온 주입 방법.
  5. 제 1 항에 있어서,
    상기 주입 이온은 인 이온인 것을 특징으로 하는 이온 주입 방법.
  6. 제 1 항에 있어서,
    상기 주입 이온의 도스량은 1×1010cm-2 내지 1×1016cm-2인 것을 특징으로 하는 이온 주입 방법.
  7. 제 1 항에 있어서,
    상기 전계가 인가되어 상기 이온 각각은 1keV 내지 5MeV의 운동 에너지를 갖는 것을 특징으로 하는 이온 주입 방법.
  8. 제 1 항에 있어서,
    인가되는 자계의 자속 밀도는 1μT 내지 100T인 것을 특징으로 하는 이온 주입 방법.
  9. 반도체 기판상에 돌출된 반도체 층의 측벽으로 이온을 주입하는 이온 주입 방법에 있어서,
    상기 반도체 기판상에 돌출된 반도체 층 부근에 주입 이온 분위기를 형성하는 단계; 및
    상기 반도체 기판의 표면에 대해 평행하게 또는 소정의 각도로 교차하는 면과 평행한 전계를 인가하여 반도체 층의 측벽에 대한 이온 주입을 위해 이온을 가속시키는 단계를 포함하는 것을 특징으로 하는 이온 주입 방법.
  10. 제 9 항에 있어서,
    상기 전계는 반도체 기판의 표면과 평행하게 회전되는 것을 특징으로 하는 이온 주입 방법.
  11. 제 9 항에 있어서,
    상기 돌출된 반도체 층은 복수의 돌기 칼럼을 포함하는 것을 특징으로 하는 이온 주입 방법.
  12. 제 9 항에 있어서,
    상기 주입 이온은 인 이온인 것을 특징으로 하는 이온 주입 방법.
  13. 제 9 항에 있어서,
    상기 주입 이온의 도스량은 1×1010cm-2 내지 1×1016cm-2인 것을 특징으로 하는 이온 주입 방법.
  14. 제 9 항에 있어서,
    상기 기판 표면에 수직인 전계를 인가함으로써 상기 주입 이온 분위기의 형성이 제공되어 상기 이온이 상기 돌출된 반도체 층 부근으로 이동되는 것을 특징으로 하는 이온 주입 방법.
  15. 제 14 항에 있어서,
    상기 기판 표면에 수직인 상기 전계가 인가되어 상기 이온 각각은 1keV 내지 5MeV의 운동 에너지를 갖는 것을 특징으로 하는 이온 주입 방법.
  16. 제 9 항에 있어서,
    상기 기판과 평행한 전계 강도는 1kV 내지 10MV인 것을 특징으로 하는 이온 주입 방법.
KR1020040060760A 2003-08-12 2004-08-02 반도체 기판으로 이온을 주입하는 방법 KR100628348B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00207346 2003-08-12
JP2003207346A JP2005064033A (ja) 2003-08-12 2003-08-12 半導体基板へのイオン注入方法

Publications (2)

Publication Number Publication Date
KR20050018607A true KR20050018607A (ko) 2005-02-23
KR100628348B1 KR100628348B1 (ko) 2006-09-27

Family

ID=33562586

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040060760A KR100628348B1 (ko) 2003-08-12 2004-08-02 반도체 기판으로 이온을 주입하는 방법

Country Status (5)

Country Link
US (1) US7060598B2 (ko)
EP (1) EP1507287A3 (ko)
JP (1) JP2005064033A (ko)
KR (1) KR100628348B1 (ko)
TW (1) TWI242252B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8124508B2 (en) * 2010-03-31 2012-02-28 Advanced Ion Beam Technology, Inc. Method for low temperature ion implantation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE792589A (fr) * 1971-10-06 1973-03-30 Ibm Procede d'obtention de structures semiconductrices par implantation d'ions
US4276477A (en) * 1979-09-17 1981-06-30 Varian Associates, Inc. Focusing apparatus for uniform application of charged particle beam
JPS58164134A (ja) * 1982-03-24 1983-09-29 Hitachi Ltd 半導体装置の製造方法
US4661712A (en) * 1985-05-28 1987-04-28 Varian Associates, Inc. Apparatus for scanning a high current ion beam with a constant angle of incidence
US4861729A (en) * 1987-08-24 1989-08-29 Matsushita Electric Industrial Co., Ltd. Method of doping impurities into sidewall of trench by use of plasma source
JPH02278723A (ja) * 1989-04-19 1990-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0834194B2 (ja) * 1989-06-30 1996-03-29 松下電器産業株式会社 イオン注入方法及び本方法を用いた半導体装置の製造方法
US4948458A (en) * 1989-08-14 1990-08-14 Lam Research Corporation Method and apparatus for producing magnetically-coupled planar plasma
JPH03187272A (ja) * 1989-12-15 1991-08-15 Mitsubishi Electric Corp Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP2775503B2 (ja) * 1990-03-13 1998-07-16 三菱電機株式会社 接合ゲート型電界効果トランジスタの製造方法
JP2799090B2 (ja) * 1991-09-09 1998-09-17 シャープ株式会社 イオン注入装置
JPH05114508A (ja) 1991-10-23 1993-05-07 Ricoh Co Ltd 新規な磁性材料及びその製造法
US5711812A (en) * 1995-06-06 1998-01-27 Varian Associates, Inc. Apparatus for obtaining dose uniformity in plasma doping (PLAD) ion implantation processes
KR970052183A (ko) * 1995-12-30 1997-07-29 김주용 이온 빔 각도 조정이 가능한 이온 주입기
US6100172A (en) * 1998-10-29 2000-08-08 International Business Machines Corporation Method for forming a horizontal surface spacer and devices formed thereby
JP2000183154A (ja) 1998-12-18 2000-06-30 Sony Corp 溝型素子分離領域の形成方法
US6437350B1 (en) * 2000-08-28 2002-08-20 Varian Semiconductor Equipment Associates, Inc. Methods and apparatus for adjusting beam parallelism in ion implanters
US7033514B2 (en) * 2001-08-27 2006-04-25 Micron Technology, Inc. Method and apparatus for micromachining using a magnetic field and plasma etching

Also Published As

Publication number Publication date
JP2005064033A (ja) 2005-03-10
EP1507287A3 (en) 2008-07-09
KR100628348B1 (ko) 2006-09-27
TW200511456A (en) 2005-03-16
US20050037600A1 (en) 2005-02-17
US7060598B2 (en) 2006-06-13
TWI242252B (en) 2005-10-21
EP1507287A2 (en) 2005-02-16

Similar Documents

Publication Publication Date Title
US6821834B2 (en) Ion implantation methods and transistor cell layout for fin type transistors
US6794256B1 (en) Method for asymmetric spacer formation
US7253483B2 (en) Semiconductor device layout and channeling implant process
US8039376B2 (en) Methods of changing threshold voltages of semiconductor transistors by ion implantation
JPH01125935A (ja) 半導体装置の製造方法
JPH0571128B2 (ko)
US20090170259A1 (en) Angled implants with different characteristics on different axes
KR100464534B1 (ko) 반도체소자의 트랜지스터 및 그 형성방법
JP2005183458A (ja) 半導体装置の製造方法及びその製造装置
US20060264013A1 (en) Method for implanting ions to a wafer for manufacturing of semiconductor device and method of fabricating graded junction using the same
US20110256674A1 (en) Two-way Halo Implant
KR100628348B1 (ko) 반도체 기판으로 이온을 주입하는 방법
US8633082B2 (en) Method for fabricating high-gain MOSFETs with asymmetric source/drain doping for analog and RF applications
US7785994B2 (en) Ion implantation method and semiconductor device manufacturing method
US7955914B2 (en) Method of producing an asymmetric architecture semi-conductor device
JP2537180B2 (ja) 半導体装置の製造方法
US5728611A (en) Method of fabricating semiconductor device
KR20080061858A (ko) 반도체 소자의 제조 방법
CN115332328A (zh) Nord闪存器件的制造方法
KR100780762B1 (ko) 모스 트랜지스터의 소스 및 드레인 제조방법
JPS60245176A (ja) Ｍｉｓ型電界効果トランジスタの製造方法
JPH0547782A (ja) 半導体装置の製造方法
KR20060011747A (ko) 반도체소자의 이온주입 방법
JP2005064035A (ja) 半導体装置のエッチング法
JPH03227019A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150911

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160909

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170908

Year of fee payment: 12