KR20050010657A - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
하드 마스크막의 두께를 증대시키지 않고도, 게이트 전극과 비트 라인간의 쇼트를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은,반도체 기판상에 게이트 절연막, 게이트 전극용 도전층, 제 1 하드 마스크막 및 전이 금속을 포함하는 제 2 하드 마스크막으로 구성되는 예비 게이트 전극 구조물을 형성하는 단계, 상기 예비 게이트 전극 구조물 양측의 반도체 기판에 소오스, 드레인 영역을 형성하는 단계, 상기 반도체 기판 및 예비 게이트 전극 구조물 표면에 버퍼 산화막 및 베리어 질화막을 형성하는 단계, 상기 베리어 질화막 상부에 층간 절연막을 형성하는 단계, 상기 예비 게이트 전극 구조물의 일부 및 소오스, 드레인 영역을 덮는 베리어 질화막이 노출되면서,상기 예비 게이트 전극 구조물 측벽에 층간 절연막으로 된 스페이서가 형성되도록 층간 절연막을 식각하는 단계, 상기 스페이서의 형태로 노출된 베리어 금속막을 식각하여 콘택 패드 영역을 한정하는 단계, 상기 콘택 패드 영역이 충진되도록 도전층을 매립하는 단계, 상기 도전층을 상기 제 2 하드 마스크막이 노출되도록 화학적 기계적 연마하는 단계, 및 상기 잔류하는 제 2 하드 마스크막을 습식 식각하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 메모리 소자의 콘택 패드 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 게이트 전극은 소오스, 드레인 영역에 자기 정렬 콘택 패드를 형성하도록, 상부에 하드 마스크막을 구비한다. 하드 마스크막은 층간 절연막, 예를 들어 실리콘 산화막과 식각 선택비가 상이한 실리콘 질화막으로 형성됨이 일반적이다.
현재에는 반도체 소자의 집적도가 증가되고, 실리콘 질화막과 실리콘 산화막의 선택비가 불충분함으로 인하여, 자기 정렬 콘택 패드 영역을 형성하기 위한 층간 절연막 식각시 및 자기 정렬 콘택 패드를 형성하기 위한 화학적 기계적 연마 공정시, 하드 마스크막이 유실되어, 게이트 전극 물질이 노출되기 쉽다. 이러한 경우, 후속의 비트 라인과 쇼트가 발생되고, 비트 라인 물질이 잔류하여 브릿지(bridge)를 유발할 수 있다.
이에 종래에는 하드 마스크막의 두께를 증대시키고 있다. 하지만, 이와같이 하드 마스크막의 두께를 증대시키게 되면, 게이트 전극의 어스펙트비가 증대되어, 게이트 전극 사이의 공간에 층간 절연막의 증착이 어려울 뿐만 아니라, 자기 정렬 콘택 패드 영역 한정시, 게이트 전극 사이의 층간 절연막을 용이하게 제거하기 어려워 콘택 결함을 유발할 수 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 하드 마스크막의 두께를 증대시키지 않고도, 게이트 전극과 비트 라인간의 쇼트를 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명은 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 게이트 전극용 도전층
115 : 제 1 하드 마스크막 120 : 제 2 하드 마스크막
125 : 버퍼 산화막 130 : 베리어 질화막
135 : 층간 절연막 140 : 콘택 패드
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
본 발명은, 반도체 기판상에 게이트 절연막, 게이트 전극용 도전층, 제 1 하드 마스크막 및 전이 금속을 포함하는 제 2 하드 마스크막으로 구성되는 예비 게이트 전극 구조물을 형성하는 단계, 상기 예비 게이트 전극 구조물 양측의 반도체 기판에 소오스, 드레인 영역을 형성하는 단계, 상기 반도체 기판 및 예비 게이트 전극 구조물 표면에 버퍼 산화막 및 베리어 질화막을 형성하는 단계, 상기 베리어 질화막 상부에 층간 절연막을 형성하는 단계, 상기 예비 게이트 전극 구조물의 일부 및 소오스, 드레인 영역을 덮는 베리어 질화막이 노출되면서,상기 예비 게이트 전극 구조물 측벽에 층간 절연막으로 된 스페이서가 형성되도록 층간 절연막을 식각하는 단계, 상기 스페이서의 형태로 노출된 베리어 금속막을 식각하여 콘택 패드 영역을 한정하는 단계, 상기 콘택 패드 영역이 충진되도록 도전층을 매립하는 단계, 상기 도전층을 상기 제 2 하드 마스크막이 노출되도록 화학적 기계적 연마하는 단계, 및 상기 잔류하는 제 2 하드 마스크막을 습식 식각하는 단계를 포함한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 1 내지 도 4는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1에 도시된 바와 같이, 소자 분리막(도시되지 않음)이 형성된 반도체 기판(100) 상부에 게이트 절연막(105), 게이트 전극용 도전층(110), 제 1 하드 마스크막(115) 및 제 2 하드 마스크막(120)을 순차적으로 증착한다. 게이트 절연막(105)은 예를 들어 열산화막일 수 있고, 게이트 전극용 도전층(110)으로는 폴리실리콘막/전이 금속막 또는 폴리실리콘막/전이 금속 실리사이드막의 적층막이 이용될 수 있다. 또한, 제 1 하드 마스크막(115)은 종래의 하드 마스크막과 동일하게 실리콘 질화막 또는 실리콘 산화막이 이용될 수 있고, 종래의 하드 마스크막의 두께와 같거나 작은 두께로 증착된다. 제 2 하드 마스크막(120)으로는 이후 층간 절연막(실리콘 산화막)과 식각 선택비가 우수한 물질, 예를 들어, 텅스텐막, 티타늄막, 티타늄 질화막, 탄탈륨막과 같은 전이 금속막 또는 상기한 전이 금속막과 실리콘 질화막(또는 실리콘 산화막)의 적층막이 이용될 수 있다. 이때, 제 2 하드 마스크막(120)을 전이 금속막과 실리콘 질화막(실리콘 산화막)의 적층막으로 형성하는 경우, 전이 금속막은 예를 들어 100 내지 1000Å 두께로 형성하고, 실리콘 질화막(실리콘 산화막)은 1000 내지 2500Å 두께로 형성한다.
그후, 제 2 하드 마스크막(120), 제 1 하드 마스크막(115), 게이트 전극용 도전층(110)을 게이트 전극의 형태로 패터닝하여, 예비 게이트 전극 구조물(G)을 형성한다. 예비 게이트 전극 구조물(G)의 양측벽에 불순물을 주입하여, 소오스, 드레인 영역(도시되지 않음)을 형성한다. 예비 게이트 전극 구조물(G)이 형성된 결과물 상부에 버퍼 산화막(125) 및 베리어 질화막(130)을 순차적으로 증착한다. 버퍼산화막(125)은 예를 들어 50 내지 100Å 두께의 박막으로 형성하고, 베리어 질화막(130)은 100 내지 250Å 두께의 박막으로 형성한다. 이때, 베리어 질화막(130)은 게이트 전극 구조물(G)의 측벽 및 소오스, 드레인 영역을 보호하는 역할을 한다.
도 2에 도시된 바와 같이, 베리어 질화막(130) 상부에 예비 게이트 전극 구조물(G) 사이의 공간이 충분히 매립되도록 층간 절연막(135)을 증착한다. 이때, 본 실시예에서는 하드 마스크막의 유실을 방지하기 위하여 하드 마스크막을 비교적 두껍게 형성하지 않고, 대신 비교적 얇은 두께로 전이 금속막이 적층하였으므로, 게이트 전극 구조물(G)의 어스펙트비가 크게 증대되지 아니하여, 층간 절연막(135)의 증착 및 매립이 용이하다. 그후, 층간 절연막(135) 상부에 액티브 영역, 바람직하게는, 예비 게이트 전극 구조물(G) 및 소오스, 드레인 영역이 노출되도록 포토레지스트 패턴(도시되지 않음)을 형성한다. 그후, 포토레지스트 패턴의 형태로 층간 절연막(135)을 식각하여, 콘택 패드 영역(H)을 한정한다. 층간 절연막(135)의 식각으로 예비 게이트 전극 구조물(G)을 덮고 있는 베리어 질화막(130)이 노출되므로, 별도의 에치 스톱퍼를 형성할 필요가 없어진다. 아울러, 층간 절연막(135)의 식각시, 예비 게이트 전극 구조물(G)의 측벽에 층간 절연막(135)이 스페이서 형태로 잔류할 수 있다. 여기서, 예비 게이트 전극 구조물(G)의 양측벽에 잔류하는 층간 절연막으로 된 산화막 스페이서를 도면 부호 135a로 지칭한다. 그후, 스페이서(135a)를 마스크로 하여, 노출된 베리어 질화막(130)을 선택적으로 식각하여 소오스, 드레인 영역(도시되지 않음)을 노출시킨다. 이때, 스페이서(135a)에 의해 노출되는 소오스, 드레인 영역의 선폭이 미세하므로, 과도 식각을 진행하여야 하며, 이에따라, 소오스, 드레인 영역이 일부 제거될 수 있다.
그 다음, 도 3에 도시된 바와 같이, 콘택 패드 영역(H)이 충분히 매립되도록 도전층을 증착한다음, 제 2 하드 마스크막(120)의 표면이 노출되도록 화학적 기계적 연마하여, 콘택 패드(140)를 형성한다. 이때, 제 2 하드 마스크막(120)은 실리콘 산화막인 층간 절연막(135)과 식각 선택비는 물론 연마 선택비가 우수하므로, 연마 공정후에도 소정 두께만큼 잔류한다. 이에따라, 하부의 제 1 하드 마스크막(120) 및 게이트 전극용 도전층(110)의 유실을 블록킹한다.
이어서, 도 4에 도시된 바와 같이, 잔류하는 제 2 하드 마스크막(120)을 공지의 습식 식각 방식으로 제거하여, 게이트 전극 구조물(GT)을 형성한다.
이와같은 본 발명에 의하면, 게이트 전극상에 하드 마스크막으로 기존의 실리콘 질화막(또는 실리콘 산화막) 상부에 제 2 하드 마스크막으로 전이 금속막을 증착한다. 이때, 전이 금속막은 층간 절연막인 실리콘 산화막과 식각 선택비 및 연마 선택비가 탁월하므로, 콘택 패드 영역 한정시 주된 하드 마스크막의 유실이 방지된다. 이에따라, 이후 형성되는 비트 라인과 게이트 전극간의 쇼트를 방지할 수 있다.
또한, 전이 금속막을 하드 마스크막으로 형성함에 따라, 하드 마스크막의 두께를 증대시키지 않아도 되므로, 층간 절연막의 증착 및 콘택홀의 형성이 용이하다.
기타, 본 발명의 요지를 변경하지 않는 범위에서 다양하게 변경 실시할 수 있다.
Claims (5)
- 반도체 기판상에 게이트 절연막, 게이트 전극용 도전층, 제 1 하드 마스크막 및 전이 금속을 포함하는 제 2 하드 마스크막으로 구성되는 예비 게이트 전극 구조물을 형성하는 단계;상기 예비 게이트 전극 구조물 양측의 반도체 기판에 소오스, 드레인 영역을 형성하는 단계;상기 반도체 기판 및 예비 게이트 전극 구조물 표면에 버퍼 산화막 및 베리어 질화막을 형성하는 단계;상기 베리어 질화막 상부에 층간 절연막을 형성하는 단계;상기 예비 게이트 전극 구조물의 일부 및 소오스, 드레인 영역을 덮는 베리어 질화막이 노출되면서,상기 예비 게이트 전극 구조물 측벽에 층간 절연막으로 된 스페이서가 형성되도록 층간 절연막을 식각하는 단계;상기 스페이서의 형태로 노출된 베리어 금속막을 식각하여 콘택 패드 영역을 한정하는 단계;상기 콘택 패드 영역이 충진되도록 도전층을 매립하는 단계;상기 도전층을 상기 제 2 하드 마스크막이 노출되도록 화학적 기계적 연마하는 단계; 및상기 잔류하는 제 2 하드 마스크막을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 하드 마스크막은 텅스텐, 티타늄, 티타늄 질화막 또는 탄탈륨과 같은 전이 금속막 및 실리콘 질화막(실리콘 산화막)의 적층막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 전이 금속막은 100 내지 1000Å 두께로 형성하고, 상기 실리콘 질화막(실리콘 산화막)은 1000 내지 2500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼 산화막은 50 내지 100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 베리어 질화막은 50 내지 200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2003
- 2003-07-22 KR KR1020030050038A patent/KR20050010657A/ko not_active Application Discontinuation
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| WITN | Withdrawal due to no request for examination |