KR20050007778A - 반도체 소자의 나노 스페이스 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000011810 insulating material Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Computer Hardware Design (AREA)
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- Nanotechnology (AREA)
- Plasma & Fusion (AREA)
- General Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
본 발명은 반도체 소자의 나노 스페이스 제조 방법에 관한 것으로서, 특히 반도체 기판 상부에 제 1절연막과, 제 1절연막에 대해 식각 선택성이 있는 제 2절연막을 순차 적층하고, 제 2절연막 상부에 식각 절연막 패턴을 형성하고, 식각 절연막 패턴 측면에 나노 폭의 금속막 패턴을 형성한 후에 식각 절연막 패턴을 제거하고, 금속막 패턴으로 하부 제 2절연막을 패터닝하고 금속막 패턴을 제거하고, 제 2절연막 패턴을 둘러싸도록 평탄화된 제 3절연막을 형성하고, 제 3절연막에서 제 2절연막 패턴만을 선택적으로 제거하여 제 1절연막 표면이 설정된 나노 폭만큼 노출되는 나노 스페이스를 형성한다. 그러므로 본 발명은 하부 절연막과 식각 선택성이 다른 추가 절연막으로 식각 절연막 패턴을 형성하고 스페이스 폭을 결정하는 하드 마스크 패턴으로 금속막을 사용하여 절연막을 패터닝하여 설정된 나노 폭을 갖는 스페이스를 제조함으로써 미세 노광 장비를 이용하지 않고서도 절연막내에 정밀한 나노 폭을 갖는 스페이스의 패턴을 형성할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 나노 스페이스(nano space) 패턴을 형성시켜 제한된 영역에서 소자의 집적도를 향상시킬 수 있는 나노 스페이스 제조 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화 기술에 따라 반도체 소자의 선폭이 대략 수십 나노 미터(nanor meter) 정도의 선폭(CD : Critical Dimension)까지 도달하기에 이르렀다.
고집적화된 반도체 소자에서는 나노 미터 크기로 미세화된 배선이 형성될 부분의 공간인 나노 스페이스 패턴이 필요하다.
도 1a 내지 도 1f는 종래 기술에 의한 고집적 반도체 소자의 나노 스페이스 제조 과정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면 종래 반도체 소자의 나노 스페이스 제조 방법은 다음과 같다.
도 1a에 도시된 바와 같이, 반도체 기판(10)으로서, 실리콘 기판 상부에 제 1절연막(12)으로서 실리콘 산화막(SiO2)을 증착한다. 사진 공정을 진행하여 제 1절연막(12) 상부에 포토레지스트 패턴(14)을 형성한다.
포토레지스트 패턴(14)을 이용한 식각 공정을 진행하여 하부의 제 1절연막(12)을 패터닝한 후에, 포토레지스트 패턴(14)을 제거한다.
도 1b에 도시된 바와 같이, 제 1절연막 패턴(12a) 상부 및 측면과 더불어 반도체 기판(10) 상부 전면에 제 2절연막(16)을 얇게 형성한다. 이때 제 2절연막(16)은 제 1절연막과 동일한 절연 물질로 형성하되, 습식 식각 선택성이 있도록 다른 방법으로 형성한다.
도 1c에 도시된 바와 같이, 전면 식각(etch back) 등의 식각 공정으로 제 1절연막 패턴(12a) 상부 및 반도체 기판(10) 상부의 제 2절연막(16)이 제거되도록 식각하여 제 1절연막 패턴(12a)의 측면에 제 2절연막 패턴(16a)을 형성한다.
그런 다음 도 1d에 도시된 바와 같이, 반도체 기판(10) 상부와 제 2절연막 패턴(16a) 및 제 1절연막 패턴(12a) 상부에 제 3절연막(18)을 형성한다. 이때 제 3절연막(18)은 제 1절연막 및 제 2절연막과 동일한 절연 물질로 형성하되, 식각 선택성이 있도록 절연막 증착 방법이 서로 상이하다. 예를 들어, 제 1절연막 내지 제 3절연막이 산화 물질일 경우 제 1절연막은 열산화 공정으로 증착되며 제 2절연막은 PE-CVD(Plasma Enhanced Chemical Vapor Deposition)로 증착되며 제 3절연막은 고밀도 플라즈마(High Density Plasma)로 증착된다.
위와 같이 제 3절연막(18)을 증착한 후에, CMP(Chemical Mechanical Polishing) 공정으로 제 1절연막 패턴(12a) 및 제 2절연막 패턴(16a) 표면이 드러나도록 구조물을 평탄화한다. 이에 도 1e와 같이 반도체 기판(10) 상부에만 제 3절연막 패턴(18a)이 남고 제 2절연막 패턴(16a) 및 제 1절연막 패턴(12a) 상부의 제 3절연막은 제거된다.
그리고나서 제 2절연막 패턴(16a)을 선택적으로 제거하면 도 1f와 같이 제 1절연막 패턴(12a)과 제 3절연막 패턴(18a) 사이에 나노 폭을 갖는 스페이스(20)가 형성된다.
이와 같이, 종래 기술에서는 제 1 내지 제 3절연막들을 이용하여 나노 폭을갖는 스페이스(20)를 형성하기 때문에 고집적 반도체 소자에서 요구하는 스페이스의 나노 폭을 미세하게 조정하기 어려웠다. 단순히 절연막들의 식각 선택성을 이용한다고 하더라도 도 1c에서 나노 스페이스의 폭을 결정하는 제 2절연막 패턴이 하부의 제 1절연막과 동일 물질로 되어 있어 있기 때문에 정밀한 폭을 갖도록 식각하는 것이 매우 어려웠다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 절연막내에 나노 스페이스를 형성할 때 식각 선택성이 다른 추가 절연막으로 식각 절연막 패턴을 형성하고 스페이스 폭을 결정하는 패턴으로 금속막을 사용하여 나노 스페이스를 제조함으로써 고가의 노광 장비를 이용하지 않고서도 절연막내에 정밀한 나노 폭을 갖는 스페이스를 확보할 수 있는 반도체 소자의 나노 스페이스 제조 방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래 기술에 의한 고집적 반도체 소자의 나노 스페이스 제조 과정을 나타낸 공정 순서도,
도 2a 내지 도 2h는 본 발명에 따른 고집적 반도체 소자의 나노 스페이스 제조 과정을 나타낸 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 제 1절연막
104 : 제 2절연막 106 : 식각 절연막 패턴
110a : 금속막 패턴 112 : 제 3절연막
114 : 나노 스페이스
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 제 1절연막과, 제 1절연막에 대해 식각 선택성이 있는 제 2절연막을 순차 적층하는 단계와, 제 2절연막 상부에 식각 절연막 패턴을 형성하는 단계와, 식각 절연막 패턴 측면에 나노 폭의 금속막 패턴을 형성한 후에 식각 절연막 패턴을 제거하는 단계와, 금속막 패턴으로 하부 제 2절연막을 패터닝하고 금속막 패턴을 제거하는 단계와, 제 2절연막 패턴을 둘러싸도록 평탄화된 제 3절연막을 형성하는 단계와, 제 3절연막에서 제 2절연막 패턴만을 선택적으로 제거하여 제 1절연막 표면이 설정된 나노 폭만큼 노출되는 나노 스페이스를 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 고집적 반도체 소자의 나노 스페이스 제조 과정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면 본 발명의 나노 스페이스 제조 방법은 다음과 같다.
우선 도 2a에 도시된 바와 같이, 반도체 기판 상부(10)에 제 1절연막(102)과, 제 1절연막(102)에 대해 식각 선택성이 있는 동일 절연 물질의 제 2절연막(104)을 순차 적층한다. 이때 제 1 및 제 2절연막(102, 104)은 실리콘 산화막(SiO2)을 사용하되, 제 1절연막(102)은 열산화 공정으로 증착되며 제 2절연막(104)은 PE-CVD(Plasma Enhanced Chemical Vapor Deposition)로 증착된다.
그리고 제 2절연막(104) 상부에 제 2절연막(104)과 식각 선택성이 있는 식각 절연막(106)으로서 실리콘 질화막(Si3N4)을 증착한다.
그 다음 사진 공정을 진행하여 식각 절연막(106) 상부에 포토레지스트 패턴(108)을 형성한다. 포토레지스트 패턴(108)을 이용한 건식 식각 공정을 진행하여 하부의 식각 절연막(106)을 도 2b와 같이 패터닝(106a)한 후에, 포토레지스트 패턴(108)을 제거한다.
계속해서 도 2c에 도시된 바와 같이, 식각 절연막 패턴(106a) 상부 및 측면과 더불어 제 2절연막(104) 상부 전면에 하드 마스크(hard mask)로 사용되는 금속막(110)을 얇게 형성한다.
그 다음 도 2d에 도시된 바와 같이, 전면 식각(etch back) 등의 식각 공정으로 식각 절연막 패턴(106a) 상부 및 제 2절연막(104) 상부의 금속막(110)이 제거되도록 식각하여 식각 절연막 패턴(106a)의 측면에 나노 폭의 금속막 패턴(110a)을 형성한다. 이때 전면 식각 공정은 다운 플로우(down flow) 방식의 CF4 및 O2를 이용한다.
그런 다음, 도 2e에 도시된 바와 같이, 제 2절연막(104) 상부에 금속막 패턴(110a)만 남도록 식각 절연막 패턴을 제거한다.
이어서 금속막 패턴(110a)으로 하부 제 2절연막(104)을 타임 식각(time etch)하여 식각하여 제 2절연막 패턴(104a)을 형성한 후에, 금속막 패턴(110a)을 제거하면 도 2f와 같다.
그 다음 도 2g에 도시된 바와 같이, 제 1절연막(102) 상부에 제 2절연막 패턴(104a)을 둘러싸도록 제 3절연막(112)을 형성하되, CMP 등으로 제 2절연막 패턴(104a) 표면이 드러날 때까지 제 3절연막(112)을 평탄화한다. 이때 제 3절연막(112)은 제 1 및 제 2절연막과 동일한 절연 물질로 형성하되, 이들 막과 식각 선택성이 있도록 고밀도 플라즈마(High Density Plasma)로 증착하는 것이 바람직하다.
그리고나서 HF 및 BOE 습식 식각 공정으로 제 2절연막 패턴(104a)을 선택적으로 제거하면 도 2h와 같이 제 3절연막(112)에 제 1절연막(102)이 설정된 미세 나노 폭만큼 노출되는 스페이스(114)가 형성된다.
상기한 바와 같이 본 발명은, 절연막내에 미세 배선의 통로 역할을 하는 나노 스페이스를 형성할 때 하부 절연막과 식각 선택성이 다른 추가 절연막으로 식각 절연막 패턴을 형성하고 스페이스 폭을 결정하는 하드 마스크 패턴으로 금속막을 사용하여 절연막을 패터닝하여 나노폭을 갖는 스페이스를 제조함으로써 미세 노광 장비를 이용하지 않고서도 절연막내에 정밀한 나노 폭을 갖는 스페이스의 패턴을 형성할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (6)
- 반도체 기판 상부에 제 1절연막과, 상기 제 1절연막에 대해 식각 선택성이 있는 제 2절연막을 순차 적층하는 단계;상기 제 2절연막 상부에 식각 절연막 패턴을 형성하는 단계;상기 식각 절연막 패턴 측면에 나노 폭의 금속막 패턴을 형성한 후에 상기 식각 절연막 패턴을 제거하는 단계;상기 금속막 패턴으로 하부 제 2절연막을 패터닝하고 상기 금속막 패턴을 제거하는 단계;상기 제 2절연막 패턴을 둘러싸도록 평탄화된 제 3절연막을 형성하는 단계; 및상기 제 3절연막에서 상기 제 2절연막 패턴만을 선택적으로 제거하여 상기 제 1절연막 표면이 설정된 나노 폭만큼 노출되는 나노 스페이스를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 나노 스페이스 제조 방법.
- 제 1항에 있어서, 상기 제 1절연막, 제 2절연막, 및 제 3절연막을 동일 절연 물질이되 식각 선택성이 있도록 절연막 증착 방법이 서로 상이한 것을 특징으로 하는 반도체 소자의 나노 스페이스 제조 방법.
- 제 1항에 있어서, 상기 제 1절연막 내지 제 3절연막은 산화 물질로 이루어지고, 제 1절연막은 열산화 공정으로 증착되며 제 2절연막은 PE-CVD로 증착되며 제 3절연막은 고밀도 플라즈마로 증착되는 것을 특징으로 하는 반도체 소자의 나노 스페이스 제조 방법.
- 제 1항에 있어서, 상기 나노 폭의 금속막 패턴을 형성하는 단계는, 상기 식각 절연막 패턴의 상부 및 측면과 더불어 제 2절연막 상부에 얇은 금속막을 형성한 후에 전면 식각 공정을 진행하여 상기 식각 절연막 패턴 측면을 제외한 나머지 금속막을 제거하는 것을 특징으로 하는 반도체 소자의 나노 스페이스 제조 방법.
- 제 1항에 있어서, 상기 식각 절연막 패턴은 상기 제 1 내지 제 3절연막에 대해 상이한 절연막으로 이루어진 것을 특징으로 하는 반도체 소자의 나노 스페이스 제조 방법.
- 제 1항에 있어서, 상기 제 2절연막 패턴은 습식 식각으로 제거되는 것을 특징으로 하는 반도체 소자의 나노 스페이스 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030047378A KR100935251B1 (ko) | 2003-07-11 | 2003-07-11 | 반도체 소자의 나노 스페이스 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030047378A KR100935251B1 (ko) | 2003-07-11 | 2003-07-11 | 반도체 소자의 나노 스페이스 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050007778A true KR20050007778A (ko) | 2005-01-21 |
| KR100935251B1 KR100935251B1 (ko) | 2010-01-06 |
Family
ID=37221111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030047378A KR100935251B1 (ko) | 2003-07-11 | 2003-07-11 | 반도체 소자의 나노 스페이스 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100935251B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100684989B1 (ko) * | 2006-05-19 | 2007-02-22 | 한국과학기술원 | 나노채널과 그 형성방법 |
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|---|---|---|---|---|
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2003
- 2003-07-11 KR KR1020030047378A patent/KR100935251B1/ko not_active IP Right Cessation
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| KR100935251B1 (ko) | 2010-01-06 |
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