KR200451134Y1 - 연성회로기판의 회로시험용 지그 - Google Patents
연성회로기판의 회로시험용 지그 Download PDFInfo
- Publication number
- KR200451134Y1 KR200451134Y1 KR2020100005177U KR20100005177U KR200451134Y1 KR 200451134 Y1 KR200451134 Y1 KR 200451134Y1 KR 2020100005177 U KR2020100005177 U KR 2020100005177U KR 20100005177 U KR20100005177 U KR 20100005177U KR 200451134 Y1 KR200451134 Y1 KR 200451134Y1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit board
- jig
- flexible circuit
- terminals
- test
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/02—Arrangements of circuit components or wiring on supporting structure
- H05K7/12—Resilient or clamping means for holding component to structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10181—Fuse
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
본 고안은 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 지그를 이용하여 시험하기 위해 각 회로에 연장된 각 신호선의 길이 차이를 지그의 회로 패터닝에 의해 보정하기 위한 연성회로기판의 회로시험용 지그에 관한 것으로,
연성회로기판에 형성된 복수개 회로의 오픈, 쇼트 여부를 시험하기 위한 화면 및 각종 버튼이 구비된 시험장치에 케이블을 통해 접속되며, 연성회로기판에 형성된 복수개 회로의 오픈, 쇼트 여부를 시험하기 위해 복수개의 연성회로기판이 형성된 패널이 안착되는 지그로서,
상부 표면에 각기 뾰족하게 돌출되어, 상기 패널에 기 형성된 복수개의 가이드 홀이 각기 외삽되도록 해서 상기 패널이 상기 지그 상부 표면에 정상적으로 안착되도록 하는 복수개의 돌기;
상기 패널에 형성된 각 연성회로기판의 각 단부에 각기 정렬된 복수개의 단자와 일대일로 맞닿을 수 있는 복수개의 단자가 상부 표면에 돌출 정렬된 복수개의 정렬단자; 및
일 단이 상기 복수개의 정렬단자를 구성하는 각 단자와 각기 접속되고 타 단이 상기 케이블을 구성하는 각 병렬 신호선에 접속되도록 복수개의 회로가 각각의 길이로 패터닝되어, 상기 패널에 형성된 특정 연성회로기판의 해당 단부에 정렬된 복수개의 각 단자부터 상기 시험장치까지를 연결하는 복수개의 각 신호경로길이가 동일하게 되도록 하는 회로 패터닝부;
를 포함하는 것을 특징으로 한다.
이와 같은 본 고안은 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 지그를 이용하여 시험하기 위해 각 회로에 연장된 각 신호선의 길이 차이를 지그의 회로 패터닝에 의해 보정하기 때문에, 연장된 각 신호선의 길이 차이에 따른 오류없이 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 시험할 수 있게 되는 효과가 있다.
연성회로기판에 형성된 복수개 회로의 오픈, 쇼트 여부를 시험하기 위한 화면 및 각종 버튼이 구비된 시험장치에 케이블을 통해 접속되며, 연성회로기판에 형성된 복수개 회로의 오픈, 쇼트 여부를 시험하기 위해 복수개의 연성회로기판이 형성된 패널이 안착되는 지그로서,
상부 표면에 각기 뾰족하게 돌출되어, 상기 패널에 기 형성된 복수개의 가이드 홀이 각기 외삽되도록 해서 상기 패널이 상기 지그 상부 표면에 정상적으로 안착되도록 하는 복수개의 돌기;
상기 패널에 형성된 각 연성회로기판의 각 단부에 각기 정렬된 복수개의 단자와 일대일로 맞닿을 수 있는 복수개의 단자가 상부 표면에 돌출 정렬된 복수개의 정렬단자; 및
일 단이 상기 복수개의 정렬단자를 구성하는 각 단자와 각기 접속되고 타 단이 상기 케이블을 구성하는 각 병렬 신호선에 접속되도록 복수개의 회로가 각각의 길이로 패터닝되어, 상기 패널에 형성된 특정 연성회로기판의 해당 단부에 정렬된 복수개의 각 단자부터 상기 시험장치까지를 연결하는 복수개의 각 신호경로길이가 동일하게 되도록 하는 회로 패터닝부;
를 포함하는 것을 특징으로 한다.
이와 같은 본 고안은 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 지그를 이용하여 시험하기 위해 각 회로에 연장된 각 신호선의 길이 차이를 지그의 회로 패터닝에 의해 보정하기 때문에, 연장된 각 신호선의 길이 차이에 따른 오류없이 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 시험할 수 있게 되는 효과가 있다.
Description
본 고안은 연성회로기판(FPCB, Flexible Printed Circuit Board)의 회로시험용 지그(jig)에 관한 것으로, 특히, 연성회로기판에 형성된 복수개 회로의 각 오픈(open), 쇼트(short) 여부를 지그를 이용하여 시험하기 위해 각 회로에 연장된 각 신호선의 길이 차이를 지그의 회로 패터닝(patterning)에 의해 보정하기 위한 연성회로기판의 회로시험용 지그에 관한 것이다.
종래 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 시험하는 경우를 보면 다음과 같다.
먼저 시험장치에 케이블을 통해 접속된 판 형태의 지그를 준비한다. 이때 케이블은 병렬로 연결된 복수개의 신호선으로 구성되며, 케이블 즉, 복수개의 신호선 일 단은 지그에 형성된 복수개의 단자에 각기 접속된다. 여기서 지그에 형성된 복수개의 단자는 지그에 돌출정렬되어 연성회로기판의 단부에 정렬된 복수개의 단자와 일대일로 맞닿을 수 있다.
다음 시험하고자하는 연성회로기판을 준비된 지그에 올려놓고 그 연성회로기판을 전체적으로 눌러 연성회로기판의 단부에 정렬된 복수개의 단자와 지그에 형성된 복수개의 단자가 맞닿도록 한다.
이후 시험 진행자가 시험장치의 특정 버튼을 눌러 시험을 진행시킨다. 즉, 시험장치는 시험 진행자의 특정 버튼 조작에 의해 케이블, 지그에 형성된 복수개의 단자를 통해 연성회로기판에 형성된 복수개 회로에 대해 20MΩ의 저항기를 이용해서 신호를 보내고 받아 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 시험하며, 시험결과를 구비된 화면에 표시한다.
그러나 이와 같은 종래의 기술에 있어서는 연성회로기판에 형성된 복수개 회로에 연장된 각 신호선의 길이 차이 때문에, 그 복수개 회로에 대해 신호를 보내고 받을 때 복수개 회로간에 지연이 발생하며, 연성회로기판에 형성된 복수개 회로에 연장된 각 신호선의 길이 차이에 따라 각 신호선의 저항값이 달라지게 되어 시험결과에 오류가 생길 수 있는 결점이 있다.
본 고안은 전술한 과제를 해결하기 위하여 안출한 것으로, 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 지그를 이용하여 시험하기 위해 각 회로에 연장된 각 신호선의 길이 차이를 지그의 회로 패터닝에 의해 보정하기 위한 연성회로기판의 회로시험용 지그를 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위하여,
본 고안의 일 형태에 따르면,
연성회로기판에 형성된 복수개 회로의 오픈, 쇼트 여부를 시험하기 위한 화면 및 각종 버튼이 구비된 시험장치에 케이블을 통해 접속되며, 연성회로기판에 형성된 복수개 회로의 오픈, 쇼트 여부를 시험하기 위해 복수개의 연성회로기판이 형성된 패널이 안착되는 지그로서,
상부 표면에 각기 뾰족하게 돌출되어, 상기 패널에 기 형성된 복수개의 가이드 홀이 각기 외삽되도록 해서 상기 패널이 상기 지그 상부 표면에 정상적으로 안착되도록 하는 복수개의 돌기;
상기 패널에 형성된 각 연성회로기판의 각 단부에 각기 정렬된 복수개의 단자와 일대일로 맞닿을 수 있는 복수개의 단자가 상부 표면에 돌출 정렬된 복수개의 정렬단자; 및
일 단이 상기 복수개의 정렬단자를 구성하는 각 단자와 각기 접속되고 타 단이 상기 케이블을 구성하는 각 병렬 신호선에 접속되도록 복수개의 회로가 각각의 길이로 패터닝되어, 상기 패널에 형성된 특정 연성회로기판의 해당 단부에 정렬된 복수개의 각 단자부터 상기 시험장치까지를 연결하는 복수개의 각 신호경로길이가 동일하게 되도록 하는 회로 패터닝부;
를 포함하는 것을 특징으로 한다.
상기 회로 패터닝부의 복수개의 회로는 우회, 동심원, 및 물결무늬 형태로 각각의 길이로 패터닝된 것을 특징으로 한다.
본 고안은, 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 지그를 이용하여 시험하기 위해 각 회로에 연장된 각 신호선의 길이 차이를 지그의 회로 패터닝에 의해 보정하기 때문에, 연장된 각 신호선의 길이 차이에 따른 오류없이 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 시험할 수 있게 되는 효과가 있다.
도 1은 본 고안에 따른 연성회로기판의 회로시험용 지그를 사용하여 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 시험하는 구성을 나타낸 도면이다.
도 2는 도 1에 도시된 시험장치의 정면을 개략적으로 나타낸 도면이다.
도 3은 도 1에 도시된 지그에 패터닝될 수 있는 복수개의 회로 형태 중 물결무늬 형태로 패터닝되는 것을 나타낸 도면이다.
도 2는 도 1에 도시된 시험장치의 정면을 개략적으로 나타낸 도면이다.
도 3은 도 1에 도시된 지그에 패터닝될 수 있는 복수개의 회로 형태 중 물결무늬 형태로 패터닝되는 것을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 고안에 따른 실시 예를 상세히 설명하면 다음과 같다.
도 1은 본 고안에 따른 연성회로기판의 회로시험용 지그를 사용하여 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 시험하는 구성을 나타낸 도면으로, 지그(10), 제1 내지 제4 돌기(12, 14, 16, 18), 제1 내지 제4 정렬단자(20, 22, 24, 26), 복수개의 신호선(30), 제1, 제2 커넥터(32, 42), 케이블(34), 및 시험장치(40)로 구성된다.
이와 같이 구성된 본 고안을 도 2 및 도 3을 참조하여 상세히 설명하면 다음과 같다.
도 2는 도 1에 도시된 시험장치(40)의 정면을 개략적으로 나타낸 도면이다.
도 3은 도 1에 도시된 지그(10)에 패터닝될 수 있는 복수개의 회로 형태 중 물결무늬 형태로 패터닝되는 것을 나타낸 도면이다.
도 1 내지 도 3에 있어서, 먼저 도 1과 같은 시험장치(40)에 병렬로 연결된 복수개의 신호선(30), 제1 커넥터(32), 병렬로 연결된 복수개의 신호선으로 구성되는 케이블(34), 및 제2 커넥터(42)를 차례로 통해 접속된 판 형태의 지그(10)를 준비한다. 이때 케이블(34)을 구성하는 복수개의 신호선 일 단은 지그(10)에 형성된 복수개의 제1 내지 제4 정렬단자(20, 22, 24, 26)에 복수개의 신호선(30)을 통해 각기 접속된다. 여기서 지그(10)에 형성된 복수개의 제1 내지 제4 정렬단자(20, 22, 24, 26)는 지그(10)의 상부 표면에 돌출정렬되며, 이 중에 특정 정렬단자는 시험 대상인 해당 연성회로기판의 단부에 정렬된 복수개의 단자와 일대일로 맞닿을 수 있다.
다음 시험하고자하는 복수개의 연성회로기판이 형성된 패널을 지그(10)에 올려놓고 그 패널을 전체적으로 눌러 패널에 형성된 각 연성회로기판의 각 단부에 각기 정렬된 복수개의 단자와 지그(10)의 상부 표면에 각기 형성된 복수개의 제1 내지 제4 정렬단자(20, 22, 24, 26)가 맞닿도록 한다. 이때 복수개의 제1 내지 제4 돌기(12, 14, 16, 18)는 지그(10)의 상부 표면에 각기 뾰족하게 돌출되어, 복수개의 연성회로기판이 형성된 패널에 기 형성된 복수개의 가이드 홀이 각기 외삽되도록 해서 패널이 지그(10) 상부 표면에 정상적으로 안착되도록 한다.
이후 시험 진행자가 도 2와 같은 시험장치(40)의 특정 버튼을 눌러 시험을 진행시킨다. 즉, 시험장치(40)는 시험 진행자의 특정 버튼 조작에 의해 케이블(34), 복수개의 신호선(30), 및 지그(10)에 형성된 복수개의 제1 내지 제4 정렬단자(20, 22, 24, 26)를 통해 패널에 형성된 각 연성회로기판의 복수개 회로에 대해 신호를 보내고 받아 패널에 형성된 각 연성회로기판의 복수개 회로의 각 오픈 여부, 쇼트 여부, 절연저항, 및 전압을 시험하며, 시험결과를 구비된 화면에 표시하여 시험 진행자가 볼 수 있도록 한다.
이와 같은 시험장치(40)는 400V의 전압과 50MΩ의 저항기를 이용하여 5초 동안 시험을 진행하여 전술된 각 연성회로기판의 복수개 회로의 오픈 여부, 쇼트 여부, 절연저항, 및 전압을 시험하며, 시험결과를 구비된 화면에 표시하여 시험 진행자가 볼 수 있도록 한다.
또한 시험장치(40)는 300V의 전압과 5mΩ의 저항기를 이용하여 1초 동안 시험을 진행하여 시험 대상인 각 연성회로기판의 복수개 회로 사이 및 층 사이, 및 주파수에 대한 시험도 진행하며, 시험결과를 구비된 화면에 표시하여 시험 진행자가 볼 수 있도록 한다.
도 3과 같은 회로 패터닝부는 일 단이 복수개의 제1 내지 제4 정렬단자(20, 22, 24, 26)를 구성하는 각 단자와 각기 접속되고 타 단이 복수개의 신호선(30)을 구성하는 각 병렬 신호선에 접속되도록 복수개의 회로가 각각의 길이로 지그(10)의 상부 표면이나 하부 표면에 패터닝되어, 패널에 형성된 특정 연성회로기판의 해당 단부에 정렬된 복수개의 각 단자부터 시험장치(40)까지를 연결하는 복수개의 각 신호경로길이가 동일하게 되도록 한다. 이때 회로 패터닝부의 복수개의 회로는 우회, 동심원, 및 도 3과 같은 물결무늬 형태로 각각의 길이로 패터닝된다.
이와 같은 본 고안은 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 지그(10)를 이용하여 시험하기 위해 각 회로에 연장된 각 신호선의 길이 차이를 지그(10)의 회로 패터닝에 의해 보정하기 때문에, 연장된 각 신호선의 길이 차이에 따른 오류없이 연성회로기판에 형성된 복수개 회로의 각 오픈, 쇼트 여부를 시험할 수 있게 되는 장점이 있다.
즉, 연성회로기판에 형성된 회로와 시험장치에 연결하기 위한 커넥터 사이를 연결하는 복수개의 신호선 길이가 일정하지 않을 경우, 시험장치에서 연성회로기판의 각 회로에 대해 각 신호를 제공했다가 받는 각 경로의 길이가 달라져 결국, 각 경로의 저항값이 달라지고 신호흐름의 시간이 달라지게 되어 시험장치에서 연성회로기판의 각 회로에 대해 제공하는 각 신호 및 받는 각 신호의 크기가 달라지게 되고 각 신호의 시기가 일치하지 않게되는 문제가 있다.
한편, 연성회로기판에 형성된 회로와 시험장치에 연결하기 위한 커넥터 사이를 연결하는 복수개의 신호선이 꼬이거나 접히는 경우 그 부분에서 저항값이 달라지게 되기 때문에 그 신호선이 꼬이거나 접히는 것을 방지해야 한다.
예로, 시험장치를 사용하여 종래 지그의 상부 표면에 안착된 연성회로기판의 회로에 대해 00V, 50MΩ, O.5초 검사와 300V, 5MΩ, O.1초 검사를 진행할 경우 연성회로기판의 회로로부터 받는 신호가 400V에서 250V로, 300V에서 200V로 하락하여 연성회로기판의 회로에 대한 전압검증이 이루어지지 않게 되어 결국, 연성회로기판의 회로가 불량으로 처리된다.
10 : 지그
12, 14, 16, 18 : 제1 내지 제4 돌기
20, 22, 24, 26 : 제1 내지 제4 정렬단자
30 : 복수개의 신호선
32, 42 : 제1, 제2 커넥터
34 : 케이블
40 : 시험장치
12, 14, 16, 18 : 제1 내지 제4 돌기
20, 22, 24, 26 : 제1 내지 제4 정렬단자
30 : 복수개의 신호선
32, 42 : 제1, 제2 커넥터
34 : 케이블
40 : 시험장치
Claims (2)
- 연성회로기판에 형성된 복수개 회로의 오픈, 쇼트 여부를 시험하기 위한 화면 및 각종 버튼이 구비된 시험장치에 케이블을 통해 접속되며, 연성회로기판에 형성된 복수개 회로의 오픈, 쇼트 여부를 시험하기 위해 복수개의 연성회로기판이 형성된 패널이 안착되는 지그로서,
상부 표면에 각기 뾰족하게 돌출되어, 상기 패널에 기 형성된 복수개의 가이드 홀이 각기 외삽되도록 해서 상기 패널이 상기 지그 상부 표면에 정상적으로 안착되도록 하는 복수개의 돌기;
상기 패널에 형성된 각 연성회로기판의 각 단부에 각기 정렬된 복수개의 단자와 일대일로 맞닿을 수 있는 복수개의 단자가 상부 표면에 돌출 정렬된 복수개의 정렬단자; 및
일 단이 상기 복수개의 정렬단자를 구성하는 각 단자와 각기 접속되고 타 단이 상기 케이블을 구성하는 각 병렬 신호선에 접속되도록 복수개의 회로가 각각의 길이로 패터닝되어, 상기 패널에 형성된 특정 연성회로기판의 해당 단부에 정렬된 복수개의 각 단자부터 상기 시험장치까지를 연결하는 복수개의 각 신호경로길이가 동일하게 되도록 하는 회로 패터닝부;
를 포함하되,
상기 회로 패터닝부의 복수개의 회로는 우회, 동심원, 및 물결무늬 형태로 각각의 길이로 패터닝된 것을 특징으로 하는 연성회로기판의 회로시험용 지그. - 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020100005177U KR200451134Y1 (ko) | 2010-05-18 | 2010-05-18 | 연성회로기판의 회로시험용 지그 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020100005177U KR200451134Y1 (ko) | 2010-05-18 | 2010-05-18 | 연성회로기판의 회로시험용 지그 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR200451134Y1 true KR200451134Y1 (ko) | 2010-11-29 |
Family
ID=44478330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2020100005177U KR200451134Y1 (ko) | 2010-05-18 | 2010-05-18 | 연성회로기판의 회로시험용 지그 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200451134Y1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9316677B2 (en) | 2012-02-29 | 2016-04-19 | Apple Inc. | Devices and methods for testing flex cable shielding |
| CN107966646A (zh) * | 2017-11-17 | 2018-04-27 | 武汉天马微电子有限公司 | 一种显示装置及其测试方法 |
| WO2023282549A1 (ko) * | 2021-07-09 | 2023-01-12 | 삼성전자 주식회사 | 시그널 라인의 크랙을 검출하기 위한 전자 장치 및 전자 장치의 동작 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100717672B1 (ko) * | 2004-05-28 | 2007-05-11 | 아사히 가세이 덴시 가부시끼가이샤 | 센서의 시험용 지그 기판 및 시험 장치 및 시험 방법 |
| KR100944070B1 (ko) | 2005-10-26 | 2010-02-24 | 야마하 파인 테크 가부시키가이샤 | 프린트 기판의 전기 검사 장치, 검사 지그 및 검사 지그의고정 확인 방법 |
-
2010
- 2010-05-18 KR KR2020100005177U patent/KR200451134Y1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100717672B1 (ko) * | 2004-05-28 | 2007-05-11 | 아사히 가세이 덴시 가부시끼가이샤 | 센서의 시험용 지그 기판 및 시험 장치 및 시험 방법 |
| KR100944070B1 (ko) | 2005-10-26 | 2010-02-24 | 야마하 파인 테크 가부시키가이샤 | 프린트 기판의 전기 검사 장치, 검사 지그 및 검사 지그의고정 확인 방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9316677B2 (en) | 2012-02-29 | 2016-04-19 | Apple Inc. | Devices and methods for testing flex cable shielding |
| EP2634590B1 (en) * | 2012-02-29 | 2018-04-04 | Apple Inc. | Devices and methods for testing flex cable shielding |
| CN107966646A (zh) * | 2017-11-17 | 2018-04-27 | 武汉天马微电子有限公司 | 一种显示装置及其测试方法 |
| WO2023282549A1 (ko) * | 2021-07-09 | 2023-01-12 | 삼성전자 주식회사 | 시그널 라인의 크랙을 검출하기 위한 전자 장치 및 전자 장치의 동작 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5198756A (en) | Test fixture wiring integrity verification device | |
| WO2018201763A1 (zh) | 连接器的测试方法、装置及存储介质 | |
| WO2005072406A3 (en) | Test system and method for reduced index time | |
| US7304481B2 (en) | Apparatus for testing electric cables | |
| KR200451134Y1 (ko) | 연성회로기판의 회로시험용 지그 | |
| US7281181B2 (en) | Systems, methods and computer programs for calibrating an automated circuit test system | |
| KR20060136319A (ko) | 자동화된 회로 테스트 시스템을 조정하는 방법, 시스템 및컴퓨터 프로그램 | |
| WO2004008163A3 (en) | Assembly for connecting a test device to an object to be tested | |
| JP4068248B2 (ja) | 基板の絶縁検査装置及びその絶縁検査方法 | |
| CN109013402A (zh) | 一种半导体测试系统、测试分选机、测试机 | |
| EP1041389A1 (en) | System and method for characterising a test fixture | |
| US4292586A (en) | Testing of circuit arrangements | |
| TW200716994A (en) | Circuit board inspecting apparatus and circuit board inspecting method | |
| JP7135523B2 (ja) | 検査装置および検査方法 | |
| JP5356177B2 (ja) | プローブ装置、測定装置および検査装置 | |
| JP2809304B2 (ja) | Ｉｃ試験装置の検査装置 | |
| KR101428661B1 (ko) | 검사 장치 | |
| JPS6318929Y2 (ko) | ||
| KR101350793B1 (ko) | 인쇄회로기판 통전 검사 지그 | |
| JPH11202016A (ja) | 回路基板の検査方法及び装置 | |
| JP2008008716A (ja) | 接触試験装置および接触試験方法 | |
| CN108957216A (zh) | 用于在线测量fpc接口参数的fpc连接器及其方法 | |
| JPH05347335A (ja) | プローブカード | |
| CN112147543A (zh) | 测试结构和测试系统 | |
| JPH04355378A (ja) | コンタクトプローブ接触確認法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20130904 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140912 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150827 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |