KR20040102814A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 본 발명의 사상은 소정영역인 제1 영역과 소정 높이의 단차를 가진 제2 영역이 구비된 반도체 기판과; 상기 반도체 기판 상부 전면에 도전층을 형성한 후, 게이트 전극 형성용 패턴을 상기 도전층 상부에 형성하는 단계와; 상기 패턴을 식각 마스크로 제1 식각 공정을 수행한 후, 100~ 200W의 바이어스 전원을 사용하여 제2 식각공정을 수행하여 게이트 전극을 형성하는 단계를 구비하는 것이다.

Description

반도체 소자의 게이트 전극 형성방법{Method of forming gate electrode in semiconductor devices}
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 반도체소자의 제조에 이용되는 막 형성을 위한 가공기술에 대한 요구는 점점 엄격해지고 있다. 이 요구는 절연막 또는 도전막 등을 포함하는 여러 가지 막들을 다층구조로 형성하고, 0.1㎛이하 디자인 룰의 미세 패턴을 갖는 구조 등으로 형성하기 때문이다. 따라서, 미세 선폭을 가진 게이트 전극의 수직 프로파일을 형성하기가 점점 어려워지고 있다.
종래 기술에 따라 형성된 게이트전극의 프로파일에 관한 단면도를 도 1에 도시하고 있고, 이를 참조하여 설명하면 다음과 같다.
우선, 반도체 기판(10)에 PSL(poly spacer LOCOS)공정을 통해 활성영역을 한정하는 소자분리막(12)을 형성한다. 이때, PSL공정을 통해 형성된 소자분리막(12)은 반도체기판의 높이보다 약 2000Å정도의 높기 때문에 소자분리막(12)이 형성된 비활성영역과 소자분리막(12)이 형성되지 않은 활성 영역은 단차를 가지게 된다. 이어, 상기 단차를 가진 활성 영역과 비활성 영역 상부 전면에 게이트 산화막(14), 폴리실리콘막(16) 및 텅스텐 실리사이드막(18)을 순차적으로 형성하고, 상기 결과물 상부에 게이트전극을 형성할 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴(미도시)을 마스크로 식각하여 비활성영역 상 및 활성영역 상에 각각 게이트전극을 형성한다.
이때, 게이트전극 형성시 식각공정은 막질 즉, 텅스텐 실리사이드막, 폴리실리콘막 및 게이트 산화막에 적합한 식각공정의 조건으로 막질마다 각각 진행된다.
그러나, 상기 소자분리막과 같이 반도체 기판과 단차를 가진 구조물이 형성된 경우 비활성영역 및 활성영역 각각에 게이트전극 형성을 위해 상기 폴리실리콘막과 같은 도전층에 수행되는 식각 공정시, 비활성 영역과 대응되는 활성영역 상에 형성된 폴리실리콘막의 하부지점에는 언더컷(undercut: B)이 발생하게 되고, 반면 상기 식각공정으로 언더컷이 발생한 활성영역과 대응되는 비활성영역 상에 형성된 폴리실리콘막의 하부지점에는 제거되지 않는 잔류물이 증착하게 되어, 비활성영역 및 활성영역 각각에 게이트전극의 원하는 수직 프로파일 형성이 어려워진다.
더욱이, 패터닝된 폴리실리콘막을 마스크로 하부의 막질을 패터닝하게 되는 데, 상기 발생한 언더컷된 폴리실리콘막 또는 잔류물이 증착된 폴리실리콘막을 마스크로 이들의 하부에 위치한 막질을 패터닝하게 되면, 게이트전극의 프로파일 형성을 더 어렵게 하는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 서로 다른 구조물의 높이로 인해 발생된 단차를 구비한 반도체 기판 상부에 형성된 도전층의 식각으로 게이트전극 형성시, 비활성영역 및 활성영역 각각에 형성되는 게이트 전극이 수직 프로파일이 될 수 있도록 하는 반도체소자의 게이트전극 형성방법을 제공함에 있다.
도 1은 종래 기술에 따라 형성된 게이트전극 형성시 발생하는 문제점을 도시한 도면이고,
도 2 내지 도 4는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 도시한 공정순서도이다.
상술한 목적을 달성하기 위한 본 발명의 사상은 소정영역인 제1 영역과 소정 높이의 단차를 가진 제2 영역이 구비된 반도체 기판과; 상기 반도체 기판 상부 전면에 도전층을 형성한 후, 게이트 전극 형성용 패턴을 상기 도전층 상부에 형성하는 단계와; 상기 패턴을 식각 마스크로 제1 식각 공정을 수행한 후, 100~ 200W의 바이어스 전원을 사용하여 제2 식각공정을 수행하여 게이트 전극을 형성하는 단계를 구비하는 것이다. 상기 제1 영역은 활성영역이고, 상기 제2 영역은 비활성영역인 것이 바람직하고, 상기 제1 식각공정은 HeO2,Cl2, HBr의 혼합가스, 2: 5:20(HeO2:Cl2: HBr)의 혼합비, 380~ 420W의 플라즈마 소스 전원, 140~ 160W의 바이어스 전원, 식각챔버 내의 압력은 4~ 6mTorr정도의 압력을 가지는 공정조건으로 수행하는 것이 바람직하고, 상기 제2 식각공정은 HeO2, HBr의 혼합가스, 1: 12(HeO2: HBr)의 혼합비, 380~ 420W의 플라즈마 소스전원, 40~ 50mTorr 정도의 압력을 가지는 공정조건으로 수행하는 것이 바람직하다. 상기 제1 영역과 제2 영역간의 단차가 1600~ 2400Å정도인 것이 바람직하고, 상기 바이어스 전원은 상기 반도체 기판의 인접한 지점에서 인가되는 전원인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예를 설명하고자 한다.
도 2에 도시된 바와 같이, 활성영역을 한정하기 위해 반도체 기판(20) 상부에 PSL(poly spacer LOCOS)공정으로 소자분리막(22)을 형성한다. 이 PSL공정을 통해 소자분리막을 형성하는 공정은, 반도체 기판(20) 상에 열산화 공정을 통해 200~ 400Å 두께로 패드 산화막(미도시)을 형성하고, 이 패드 산화막(미도시) 상부 전면에 실리콘 질화막(미도시)을 형성한다. 이어, 상기 실리콘 질화막 상에 활성영역을 한정하는 소자분리막을 형성하기 위한 포토레지스트 패턴(미도시)을 형성하고, 이 패턴을 통해 상기 실리콘 질화막 및 패드 산화막을 순차적으로 패터닝하여 소자분리막 패턴을 형성한다. 상기 포토레지스트 패턴을 에싱 및 스트립공정을 통해 제거하고, 상기 소자분리막 패턴을 포함한 상기 결과물 전면에 PSL 공정의 스페이서를 형성할 폴리실리콘막을 형성한 후 이 폴리실리콘막을 에치백공정과 같은 전면식각을 수행하여 소자분리막 패턴의 측벽에 스페이서를 형성하는 동시에, 소자분리막 패턴 사이에 트렌치를 형성한다. 다음으로 상기 스페이서를 포함한 상기 소자분리막 패턴 및 트렌치에 산화막을 성장시켜 필드 산화막을 형성함으로써, PSL 공정을 통한 소자분리막 형성공정이 완료된다. 이와 같이 형성된 소자분리막(22)은 반도체 기판의 높이보다 약 1600~ 2400Å 정도 더 높은 단차를 가지게 된다. 이때, 반도체 기판의 높이보다 약 1600~ 2400Å 정도 더 높은 단차를 가지는 다른 구조물 즉, 셀영역과 주변영역, 커패시터 등이 형성되어 있어도 무방하다.
도 3에 도시된 바와 같이, 상기 소자분리막(22) 형성공정이 완료된 반도체 기판(20) 상부 전면에 통상의 열산화 공정을 이용하여 100~ 150Å정도 두께의 게이트 산화막(24a)을 형성하고, 상기 게이트 산화막(24a) 상부 전면에 도핑된 폴리실리콘막(26a)을 형성한다. 상기 도핑된 폴리실리콘막(26a)은 도핑되지 않은 폴리실리콘막을 증착한 후 이온주입에 의해 도핑시키거나 인시튜로 도핑된 폴리실리콘막을 형성하고, 약 400~ 1600Å사이의 두께로 증착한다. 이어, 상기 폴리실리콘막 상부 전면에는 WSix막과 같은 금속실리사이드막(28a)을 형성한다. 상기 금속 실리사이드막은 W, Mo, Ti 와 같은 고융점금속을 함유하는 실리사이드막을 사용할 수 있으며, 예컨대 WSix 또는 TiSix의 금속 실리사이드막으로 형성하는 것이 바람직하다. 상기 금속 실리사이드막(28a)은 LPCVD(Low pressure chemical vapor deposition)방법 또는 스퍼터링(sputtering)방법으로 400~ 800Å사이의 두께로 형성한다. 이어서 상기 결과물 상부에 게이트전극을 정의하는 포토레지스트 패턴(PR)을 형성한다.
도 4에 도시된 바와 같이, 상기 포토레지스트 패턴(PR)을 통해 하부의 금속실리사이드막(28a), 폴리실리콘막(26a), 게이트 산화막(24a)을 순차적으로 식각하여 게이트 전극을 형성한다. 이때, 상기 막질들의 식각공정은 막질에 적합한 식각공정의 조건으로 막질마다 각각 진행한다. 먼저, 상기 포토레지스트 패턴(PR)을 통해 노출된 금속실리사이드막(28a)을 먼저 식각하여, 패터닝된 금속실리사이드막(28b)을 형성하는 데, 이 공정은 플라즈마 식각 챔버내에서 수행되고, 이에 따른 공정조건은 Cl2와 SF6의 혼합가스, 1: 18 정도의 혼합비, 240~ 260W의 플라즈마 소스 전원, 140~ 160W의 바이어스 전원, 식각챔버 내의 압력은 1~ 5, 바람직하게는 3mTorr 정도의 압력이다. 이때, 플라즈마 소스전원은 상기 챔버의 상측부에서 인가되는 전원이고, 바이어스 전원은 반도체기판이 위치한 상기 챔버의 하측부에 인가되는 전원이다. 이어서, 상기 패터닝된 금속실리사이드막(28b)을 마스크로 하여 동일한 플라즈마 식각챔버에서 공정조건만을 달리하여 하부의 폴리실리콘막(26a)을 식각하여 패터닝된 폴리실리콘막(26b)을 형성한다. 이때, 폴리실리콘막 전면의 식각균일성을 위해, 주식각(Main etch)과 과식각(over etch)으로 나누어 진행한다. 먼저 주식각을 수행하는 데, 이때, 공정조건은 HeO2,Cl2, HBr의 혼합가스, 2: 5: 20(HeO2:Cl2: HBr)의 혼합비, 380~ 420W의 플라즈마 소스 전원, 140~ 160W의 바이어스 전원, 식각챔버 내의 압력은 4~ 6, 바람직하게는 5mTorr정도의 압력이다. 이어, 과식각을 수행하는 데, 이때 HeO2, HBr의 혼합가스, 1: 12(HeO2: HBr)의 혼합비, 380~ 420W의 플라즈마 소스전원, 100~ 200W의 바이어스 전원, 40~50, 바람직하게는 45mTorr 정도의 압력이다. 이때, 상기 식각공정이 수행되는 플라즈마 식각챔버는 다이폴 링 마그네트(dipole ring magnet: DRM) 플라즈마 챔버를 주로 사용하는 데, 상기 다이폴 링 마그네틱 플라즈마 장비는 MERIE(magnetically enhanced reactive ion etching) 방식으로 각기 다른 자력과 선속을 가진 20여 개의 영구자석이 플라즈마 반응기 주위를 약 20rpm의 속도로 회전하는 구조로 되어 있다.
이때, 상기 폴리실리콘막의 과식각시, 바이어스 전원을 100~ 200W로 진행하게 된다. 이는 서로 다른 단차를 가진 활성영역과 비활성영역 상에 형성된 폴리실리콘막질의 식각시 비활성영역 및 활성영역 각각의 폴리실리콘막에 수직 프로파일을 형성시키기 위해서이다. 즉, 반도체 기판과 단차를 가진 비활성영역에 형성된 폴리실리콘막과, 반도체 기판과 단차를 가지지 않은 활성영역에 형성된 폴리실리콘막이 동시에 패터닝되고 있는 데, 이때 상기 서로 다른 단차로 인해 활성영역 상에 형성된 폴리실리콘막의 하부지점에는 언더컷이 발생할 수 있고, 비활성영역 상에 형성된 폴리실리콘막의 하부지점에는 제거되지 않은 잔류물이 증착될 수 있어, 이에 따라 비활성영역 및 활성영역 각 영역의 게이트전극은 수직프로파일이 형성되기 어려웠었다. 따라서, 이를 해결하기 위해, 상기 진행되는 두 종류의 식각 중 과식각의 진행시, 상기 챔버의 하측부 즉, 반도체기판이 위치한 지점에 인가되는 바이어스 전원을 적정치로 즉, 100~ 200W로 유지시켜, 폴리실리콘막의 하부지점이 중점적으로 식각될 수 있도록 한다. 즉, 바이어스전원의 적정치는 실험을 통해 형성된 수치로써, 바이어스 전원을 100W 이하로 형성하면, 활성영역상의 폴리실리콘막에언더컷이 발생하고, 바이어스전원을 200W 이상으로 형성하면, 활성영역 상의 폴리실리콘막에 과다 슬로프(slope)가 발생하게 되었다. 따라서, 수직프로파일형성을 위한 최적의 바이어스 전압은 100~ 200W로써, 이를 유지시켜 식각공정을 수행하게 되면, 게이트전극의 도전층식각시 비활성영역과 활성영역 각각의 게이트 전극은 수직 프로파일을 형성하게 된다. 이어, 상기 수직프로파일을 가진 폴리실리콘막(26b)을 마스크로 게이트산화막(24a)을 식각하여 패터닝된 게이트산화막(24b)을 형성하게 됨으로써, 게이트전극의 형성을 완료한다.
따라서, 서로 다른 단차를 가진 비활성영역과 활성영역 상부에 형성된 도전층의 식각으로 게이트전극 형성시, 도전층에 수행되는 과식각의 공정조건 중 바이어스 전압을 100~ 200W로 유지시켜 줌으로써, 비활성영역과 활성영역 각각의 게이트 전극은 수직 프로파일을 형성하게 된다.
이상에서 살펴본 바와 같이 본 발명은 서로 다른 구조물의 높이로 인해 발생된 단차를 구비한 반도체 기판 상부에 형성된 도전층의 식각으로 게이트전극 형성시, 도전층에 수행되는 과식각의 공정조건 중 바이어스 전압을 100~ 200W로 유지시켜 줌으로써, 비활성영역과 활성영역 각각의 게이트 전극은 수직 프로파일을 형성할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (6)

  1. 소정영역인 제1 영역과 소정 높이의 단차를 가진 제2 영역이 구비된 반도체 기판과;
    상기 반도체 기판 상부 전면에 도전층을 형성한 후, 게이트 전극 형성용 패턴을 상기 도전층 상부에 형성하는 단계와;
    상기 패턴을 식각 마스크로 제1 식각 공정을 수행한 후, 100~ 200W의 바이어스 전원을 사용하여 제2 식각공정을 수행하여 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자의 게이트 전극 형성방법.
  2. 제1 항에 있어서,
    상기 제1 영역은 활성영역이고, 상기 제2 영역은 비활성영역인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제1 항에 있어서, 상기 제1 식각공정은
    HeO2,Cl2, HBr의 혼합가스, 2: 5: 20(HeO2:Cl2: HBr)의 혼합비, 380~ 420W의 플라즈마 소스 전원, 140~ 160W의 바이어스 전원, 식각챔버 내의 압력은 4~ 6mTorr정도의 압력을 가지는 공정조건으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제1 항에 있어서, 상기 제2 식각공정은
    HeO2, HBr의 혼합가스, 1: 12(HeO2: HBr)의 혼합비, 380~ 420W의 플라즈마 소스전원, 40~ 50mTorr 정도의 압력을 가지는 공정조건으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제1 항에 있어서,
    상기 제1 영역과 제2 영역간의 단차가 1600~ 2400Å정도인 것을 특징으로 하는 반도체소자의 게이트 전극 형성방법.
  6. 제1 항에 있어서, 상기 바이어스 전원은
    상기 반도체 기판의 인접한 지점에서 인가되는 전원인 것을 특징으로 하는 반도체소자의 게이트 전극 형성방법.
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