KR20040093975A - 주파수 변환회로 - Google Patents

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KR20040093975A
KR20040093975A KR1020030027863A KR20030027863A KR20040093975A KR 20040093975 A KR20040093975 A KR 20040093975A KR 1020030027863 A KR1020030027863 A KR 1020030027863A KR 20030027863 A KR20030027863 A KR 20030027863A KR 20040093975 A KR20040093975 A KR 20040093975A
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KR1020030027863A
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최정균
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매그나칩 반도체 유한회사
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Abstract

본 발명은 클럭천이의 천이를 검출하여 클럭신호의 상승에지에 정확하게 동기되어 분주된 클럭신호를 발생하거나 또는 포지티브 레벨의 펄스폭이 조정가능한 체배된 클럭신호를 발생하는 주파수 변환회로를 개시한다.
본 발명의 주파수 분주회로는 입력되는 클럭신호의 상승에지를 검출하기 위한 클럭천이 검출수단과; 분주 클럭신호를 입력하고 딜레이시켜 제1 및 제2제어신호를 발생하기 위한 제어신호 발생수단; 제어신호 발생수단으로부터의 제1 및 제2제어신호에 따라서, 상기 클럭천이 검출수단의 출력신호를 전달하기 위한 전달수단과; 및 상기 전달수단의 출력을 입력하여 분주 클럭신호를 발생하기 위한 분주클럭 발생수단을 구비한다.
본 발명의 주파수 체배회로는 입력되는 클럭신호의 하강에지를 검출하기 위한 제1클럭천이 검출수단과; 상기 클럭신호의 상승에지를 검출하기 위한 제2클럭천이 검출수단과; 상기 제1 및 제2클럭천이 검출수단의 출력신호를 입력하여 클럭신호가 2체배 체배클럭신호를 발생하기 위한 체배클럭 발생수단과; 상기 체배클럭발생수단으로부터 출력되는 체배클럭신호의 포지티브 레벨의 펄스폭을 조정하기 위한 펄스폭 조정수단을 구비한다.

Description

주파수 변환회로{Frequency conversion circuit}
본 발명은 주파수 변환회로에 관한 것으로서, 보다 구체적으로는 클럭천이의 천이를 검출하여 클럭신호의 상승에지에 정확하게 동기되어 분주된 클럭신호를 발생하거나 또는 포지티브 레벨의 펄스폭이 조정가능한 체배된 클럭신호를 발생하는 주파수 변환회로에 관한 것이다.
일반적으로, 주파수 분주기(frequency divider)는 도 1a 및 도 1b에서와 같이 입력되는 클럭신호(clk)를 분주하여 분주된 클럭신호(gclk)를 발생하는 회로이다. 종래의 주파수 분주기는 카운터나 T 플립플롭으로 회로가 구성되어, 입력되는 클럭신호(clk)와 분주된 클럭신호(gclk)의 상승에지에서 동기화시키는 것이 어려운 문제점이 있었다. 또한, 주파수 체배기는 단순히 입력되는 클럭신호(clk)를 주파수의 배수로만 체배하였기 때문에, 체배된 클럭신호의 포지티브 레벨의 펄스폭을 조정하는 것이 어려운 문제점이 있었다.
따라서, 본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 입력되는 클럭신호의 천이를 검출하여 클럭신호에 동기시켜 분주 클럭신호를 발생할 수 있는 주파수 분주회로를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 입력되는 클럭신호의 천이를 검출하여 체배된 클럭신호의 포지티브레벨의 펄스폭을 조정할 수 있는 주파수 체배회로를 제공하는 데 있다.
도 1a 및 도 1b는 종래의 주파수 분주회로의 입출력파형도,
도 2는 본 발명의 실시예에 따른 주파수 변환회로중 분주회로의 상세회로도,
도 3은 본 발명의 실시예에 따른 주파수 변환회로중 체배회로의 상세회로도,
도 4는 도 2의 주파수 분주회로의 동작파형도.
도 5는 도 3의 주파수 체배회로의 동작파형도,
*도면의 주요 부분에 대한 부호의 설명*
10, 100, 200 : 클럭천이 검출수단 20 : 제어신호 발생수단
30 : 전달수단 40 : 분주클럭 발생수단
300 : 체배클럭 발생수단 400 : 펄스폭 조정수단
110, 210, 410 : 딜레이수단 G31, G32 : 패스 게이트
I1-I5, I21-I30, I51-I53, I100, I300-I310 : 인버터
P11, P12, P41, P42, P51, P310, P320 : PMOS 트랜지스터
NA100, NA200 : 낸드 게이트 N11, N12, N51, N400 : NMOS 트랜지스터
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 입력되는 클럭신호의 상승에지를 검출하기 위한 클럭천이 검출수단; 분주 클럭신호를 입력하고 딜레이시켜 제1 및 제2제어신호를 발생하기 위한 제어신호 발생수단; 제어신호 발생수단으로부터의 제1 및 제2제어신호에 따라서, 상기 클럭천이 검출수단의 출력신호를 전달하기 위한 전달수단; 및 상기 전달수단의 출력을 입력하여 분주 클럭신호를 발생하기 위한 분주클럭 발생수단을 구비하는 주파수 분주회로를 제공하는 것을 특징으로 한다.
상기 클럭천이 검출수단은 상기 클럭신호를 소정시간동안 딜레이시켜 주기위한 다수의 인버터와; 상기 클럭신호와 딜레이된 클럭신호를 입력하여 클럭신호의 상승에지를 검출하는 낸드 게이트를 구비하고, 상기 제어신호 발생수단은 분주클럭 발생수단으로부터 발생된 분주클럭신호를 입력하고 딜레이시켜 서로 반대의 위상을 갖는 제1 및 제2제어신호를 발생하는 다수의 인버터로 이루어진다.
상기 전달수단은 상기 제어신호 발생수단으로부터 발생된 제1 및 제2제어신호에 따라서, 상기 클럭천이 검출수단으로부터 인가되는 클럭신호의 상승에지 검출신호중 짝수번째 검출된 신호를 전달하기 위한 제1패스 게이트와; 상기 제어신호 발생수단으로부터 발생된 제1 및 제2제어신호에 따라서, 상기 클럭천이 검출수단으로부터 인가되는 클럭신호의 상승에지 검출신호중 홀수번째 검출된 신호를 전달하기 위한 제2패스 게이트로 이루어진다.
상기 분주클럭 발생수단은 상기 전달수단의 제1패스 게이트의 출력신호를 전달하는 짝수개의 인버터로 구성된 제1인버터수단과; 상기 전달수단의 제2패스게이트의 출력신호를 전달하는 홀수개의 인버터로 구성된 제2인버터수단과; 전원전압과 접지사이에 연결되고 게이트에 각각 제1 및 제2인버터수단의 출력신호가 입력되며, 공통연결된 드레인출력단으로 분주된 클럭신호를 발생하는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진다.
상기 전달수단의 제2패스 게이트를 통해 홀수번째 상승에지 검출신호가 패스되는 동안 상기 제1제어신호에 의해서 상기 전달수단의 제1패스 게이트의 출력을 래치시켜 주기위한 제1래치수단과; 상기 전달수단의 제1패스 게이트를 통해 짝수번째 상승에지 검출신호가 패스되는 동안 제2제어신호에 의해서 상기 전달수단의 제2패스 게이트의 출력을 래치하기 위한 제2래치수단을 더 포함한다.
상기 제1래치수단은 제1제어신호가 게이트에 인가되고, 드레인에 전원전압이 인가되며, 소오스가 상기 전달수단의 제1패스 게이트의 출력에 연결되는 제1PMOS 트랜지스터로 이루어지며, 상기 제2래치수단은 제2제어신호가 게이트에 인가되고, 드레인에 전원전압이 인가되며, 소오스가 상기 전달수단의 제2패스 게이트의 출력에 연결되는 제2PMOS 트랜지스터로 이루어진다.
또한, 본 발명은 입력되는 클럭신호의 하강에지를 검출하기 위한 제1클럭천이 검출수단과; 상기 클럭신호의 상승에지를 검출하기 위한 제2클럭천이 검출수단과; 상기 제1 및 제2클럭천이 검출수단의 출력신호를 입력하여 클럭신호가 2체배체배클럭신호를 발생하기 위한 체배클럭 발생수단과; 상기 체배클럭발생수단으로부터 출력되는 체배클럭신호의 포지티브 레벨의 펄스폭을 조정하기 위한 펄스폭 조정수단을 구비하는 주파수 체배회로를 제공하는 것을 특징으로 한다.
상기 제1클럭천이 검출수단은 상기 클럭신호를 반전시켜 주기 위한 인버터와; 상기 인버터를 통해 출력되는 반전클럭신호를 소정시간동안 딜레이시켜 주기위한 딜레이수단과; 상기 인버터와 딜레이수단을 통해 딜레이된 반전클럭신호를 입력하여 클럭신호의 하강에지 검출신호를 발생하는 낸드 게이트를 구비하고, 상기 제2클럭천이 검출수단은 상기 클럭신호를 소정시간동안 딜레이시켜 주기위한 딜레이수단과; 상기 클럭신호와 상기 딜레이수단을 통해 딜레이된 클럭신호를 입력하여 상기 클럭신호의 상승에지 검출신호를 발생하는 낸드 게이트를 구비한다.
상기 체배클럭 발생수단은 상기 제1클럭천이 검출수단의 출력이 게이트에 인가되고, 소오스에 전원전압이 인가되는 제1PMOS 트랜지스터와; 상기 제2클럭천이 검출수단의 출력이 게이트에 인가되고, 소오스에 전원전압이 인가되는 제2PMOS 트랜지스터와; 상기 제1 및 제2PMOS 트랜지스터의 드레인단에 연결되어, 체배클럭신호를 발생하기 위한 인버터와; 상기 제1 및 제2PMOS 트랜지스터의 드레인단에 연결되어 상기 드레인단의 출력신호를 래치시켜 주기 위한 래치수단을 구비한다.
상기 펄스폭 조정수단은 상기 제1 및 제2PMOS 트랜지스터의 드레인단의 출력신호을 딜레이시켜 주기위한 딜레이수단과; 상기 딜레이수단의 출력신호가 게이트에 인가되고, 상기 제1 및 제2PMOS 트랜지스터의 드레인에 드레인이 연결되며, 소오스가 접지된 NMOS 트랜지스터를 구비한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 주파수 변환회로중 분주회로의 상세회로도를 도시한 것이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 주파수 분주회로는 입력되는 클럭신호(clk)의 상승에지를 검출하기 위한 클럭천이 검출수단(10)과, 분주 클럭신호(gclk)를 입력하고 딜레이시켜 제1 및 제2제어신호(cs1), (cs2)를 발생하기 위한 제어신호 발생수단(20)과, 상기 클럭천이 검출수단(10)의 출력신호를 제어신호 발생수단(20)으로부터의 제1 및 제2제어신호(CS1)에 의해 전달하기 위한 전달수단(30)과, 상기 전달수단(30)의 출력을 래치하기 위한 래치수단(40)과, 상기 전달수단(30)의 출력을 입력하여 분주 클럭신호(gclk)를 발생하기 위한 분주클럭 발생수단(50)으로 이루어진다.
상기 클럭천이 검출수단(10)은 상기 클럭신호(clk)를 소정시간동안 딜레이시켜 주기위한 다수의 인버터(I1-I5)와, 상기 클럭신호(clk)와 딜레이된 클럭신호를 입력하여 클럭신호(clk)의 상승에지를 검출하는, PMOS 트랜지스터(P1, P2)와 NMOS 트랜지스터(N1, N2)으로 이루어진 낸드 게이트(15)를 구비한다.
상기 제어신호 발생수단(20)은 분주클럭 발생수단(50)으로부터 발생된 분주클럭신호(gclk)를 입력하고 딜레이시켜 서로 반대의 위상을 갖는 제1 및 제2제어신호(cs1), (cs2)를 발생하는 다수의 인버터(I21-I30)으로 이루어진다.
상기 전달수단(30)은 상기 제어신호 발생수단(20)으로부터 발생된 제1 및 제2제어신호(cs1), (cs2)에 따라서, 상기 클럭천이 검출수단(10)으로부터 인가되는클럭신호의 상승에지 검출신호(net1)중 짝수번째 검출된 신호를 전달하기 위한 제1패스 게이트(G31)와, 상기 제어신호 발생수단(20)으로부터 발생된 제1 및 제2제어신호에 따라서, 상기 클럭천이 검출수단(10)으로부터 인가되는 클럭신호의 상승에지 검출신호중 홀수번째 검출된 신호를 전달하기 위한 제2패스 게이트(G32)로 이루어진다.
상기 래치수단(40)은 상기 전달수단(30)의 제1패스 게이트(G11)의 출력(net2)을 유지시켜 주기위한 제1전달수단으로서, 게이트에 제1제어신호(cs1)가 인가되고 소오스에 전원전압이 인가되며 드레인이 상기 제1패스 게이트(G11)의 출력단에 연결되는 제1PMOS 트랜지스터(P41)와, 상기 전달수단(30)의 제2패스 게이트(G12)의 출력(net3)을 유지시켜 주기위한 제2전달수단으로서, 게이트에 제2제어신호(cs2)가 인가되고 소오스에 전원전압이 인가되며 드레인이 상기 제2패스 게이트(G12)의 출력단에 연결되는 제2PMOS 트랜지스터(P42)로 이루어진다.
상기 분주클럭 발생수단(50)은 상기 전달수단(30)의 제1패스 게이트(G31)의 출력신호(net2)를 전달하는 짝수개의 인버터(IN51), (IN52)와, 상기 전달수단(30)의 제2패스게이트(G32)의 출력신호(net3)를 전달하는 홀수개의 인버터(IN53)와, 전원전압과 접지사이에 연결되고 게이트에 각각 인버터(IN52)의 출력신호(net4)와 인버터(IN53)의 출력신호(net5)가 입력되며, 공통연결된 드레인출력단으로 분주된 클럭신호(gclk)를 발생하는 PMOS 트랜지스터(P51)와 NMOS 트랜지스터(M51)로 이루어진다.
상기한 바와같은 본 발명의 주파수 분주회로의 동작을 도 4의 파형도를 참조하여 설명하면 다음과 같다.
먼저, 상기 클럭천이 검출수단(10)은 입력되는 클럭신호(clk)의 상승에지를 검출하고 검출된 상승에지 검출신호(net1)를 발생한다. 제어신호 발생수단(20)은 분주클럭신호(gclk)를 입력하고 딜레이시켜 서로 반대의 위상을 갖는 제1 및 제2제어신호(cs1), (cs2)를 발생한다.
전달수단(30)은 상기 제어신호 발생수단(20)으로부터 발생된 제1 및 제2제어신호(cs1), (cs2)에 의해 상기 상승에지 검출신호(net1)를 제1 및 제2패스 게이트(G31), (G32)를 통해 통과시키는데, 제1전달게이트(G31)는 제1 및 제2제어신호(cs1), (cs2)에 의해 상승에지 검출신호(net1)중 짝수번째 상승에지를 검출한 검출신호를 통과시키고, 제2전달게이트(G32)는 제1 및 제2제어신호(cs1), (cs2)에 의해 상승에지 검출신호(net1)중 홀수번째 상승에지를 검출한 검출신호를 통화시킨다.
그러므로, 전달수단(30)의 제1 및 제2패스 게이트(G31), (G32)는 제1 및 제2제어신호(cs1), (cs2)에 따라서 교대로 턴온되어 짝수번째 상승에지 검출신호(net2) 및 홀수번째 상승에지 검출신호(net3)를 교대로 반복 출력한다.
다음, 상기 전달수단(30)의 출력신호(net3)는 인버터(IN51, IN52)를 통해 전달되어 PMOS 트랜지스터(P51)의 게이트로 전달되고, 또한 출력신호(net4)는 인버터(IN53)를 통해 반전되어 NMOS 트랜지스터(N51)의 게이트로 전달된다.
즉, 도 4를 참조하면, 시간(t1)에서 클럭천이 검출수단(10)이 클럭신호(clk)의 상승에지를 검출하여 로우상태로 되면 제어신호 발생수단(20)을 통해 분주클럭신호(gclk)를 지연시켜 제1 및 제2콘트롤신호(cs1), (cs2) (실선으로 표시된 gclk'신호)를 발생한다. 따라서, 홀수번째 상승에지 검출시에는 전달수단(30)의 제2패스 게이트(G32)가 턴온되어 로우상태의 상승에지 검출신호(net3)를 발생하고, 상승에지 검출신호(net3)는 분주클럭 발생수단(50)의 인버터(IN53)를 통해 반전되어 NMOS 트랜지스터(N51)를 턴온시킨다. 한편, 시간(t2)에서 짝수번째 상승에지 검출시에는 전달수단(30)의 제1패스 게이트(G31)가 턴온되어 로우상태의 상승에지 검출신호(net4)를 발생하고, 상승에지 검출신호(net2)는 인버터(IN51), (IN52)를 통해 PMOS 트랜지스터(P51)의 게이트로 전달되어 턴온시킨다.
따라서, 클럭신호(clk)의 상승에지 검출시마다 각각 전달수단(30)의 패스 게이트(G31), (G32)를 통해 교대로 전달되는 상승에지 검출신호에 의해 PMOS 트랜지스터(P51)와 NMOS 트랜지스터(N51)가 교대로 턴온되므로, 클럭신호(clk)의 주파수의 1/2주파수를 갖는 분주클럭신호(gclk)를 발생한다.
본 발명에서는, 전달수단(30)의 패스게이트(G31), (G32)의 출력단에 래치수단(40)이 연결되어 패스 게이트(G31) 및 (G32)의 출력단을 래치시켜 주는데, 제1패스 게이트(G31)가 짝수번째 상승에지 검출신호(net2)를 패스시킨 다음 제2패스 게이트(G32)가 홀수번째 상승에지 검출신호(net3)를 발생하는 경우에는, 제1제어신호(cs1)에 의해 PMOS 트랜지스터(P41)가 턴온되어 노드(net2)를 하이레벨로 만들어 주므로, 인버터(IN51), (IN52)를 통해 PMOS 트랜지스터(P51)를 턴오프시켜준다.
한편, 제2패스 게이트(G32)가 홀수번째 상승에지 검출신호(net3)를 패스시킨다음 제1패스 게이트(G31)가 짝수번째 상승에지 검출신호(net2)를 발생하는 경우에는, 제2제어신호(cs2)에 의해 PMOS 트랜지스터(P42)가 턴온되어 노드(net2)를 하이레벨로 만들어 주므로, 인버터(IN53)를 통해 NMOS 트랜지스터(N51)를 턴오프시켜준다.
그러므로, 분주클럭발생수단(50)의 PMOS 트랜지스터(P51)와 NMOS 트랜지스터(N51)가 각각 클럭신호의 짝수번째 및 홀수번째 상승에지에서만 정확하게 독립적으로 동작하도록 하므로써, 클럭신호(clk)의 상승에지에 정확하게 동기된 분주클럭신호(gclk)를 발생한다.
도 3은 본 발명의 다른 실시예에 따른 주파수 체배회로의 상세도를 도시한 것이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 주파수 체배회로는 클럭신호(clk)의 하강에지를 검출하기 위한 제1클럭천이 검출수단(100)과, 상기 클럭신호(clk)의 상승에지를 검출하기 위한 제2클럭천이 검출수단(200)과. 상기 제1 및 제2클럭천이 검출수단(100), (200)의 출력신호(net11), (net12)를 입력하여 클럭신호가 2체배 체배클럭신호(mclk)를 발생하기 위한 체배클럭 발생수단(300)과; 상기 체배클럭발생수단(300)으로부터 출력되는 체배클럭신호(mclk)의 포지티브 레벨의 펄스폭을 조정하기 위한 펄스폭 조정수단(400)을 구비한다.
상기 제1클럭천이 검출수단(100)은 클럭신호(clk)를 반전시켜 주기 위한 인버터(I100)와, 상기 인버터(I100)를 통해 출력되는 반전클럭신호(iclk)를 소정시간동안 딜레이시켜 주기위한 제1딜레이수단(110)과, 상기 인버터(I100)와 제1딜레이수단(110)을 통해 딜레이된 반전클럭신호를 입력하여 클럭신호(clk)의 하강에지 검출신호(net11)를 발생하는 제1낸드 게이트(NA100)를 구비한다.
상기 제2클럭천이 검출수단(200)은 클럭신호(clk)를 소정시간동안 딜레이시켜 주기위한 제2딜레이수단(210)과, 상기 클럭신호(clk)와 상기 제2딜레이수단(210)을 통해 딜레이된 클럭신호를 입력하여 상기 클럭신호(clk)의 상승에지 검출신호(net12)를 발생하는 제2낸드 게이트(NA200)를 구비한다.
상기 체배클럭 발생수단(300)은 상기 제1클럭천이 검출수단(100)의 출력(net11)이 게이트에 인가되고 소오스에 전원전압(Vcc)이 인가되는 제1PMOS 트랜지스터(P310)과, 상기 제2클럭천이 검출수단(200)의 출력(net12)이 게이트에 인가되고 소오스에 전원전압(Vcc)이 인가되는 제2PMOS 트랜지스터(P320)와, 상기 제1 및 제2PMOS 트랜지스터(P310)과 (320)의 드레인단에 연결되어, 체배클럭신호(mclk)를 발생하기 위한 인버터(I300)로 이루어진다. 또한, 상기 체배클럭 발생수단(300)은 상기 제1 및 제2PMOS 트랜지스터(P310), (P320)의 드레인단에 연결되어 상기 드레인단의 출력신호(net13)를 래치시켜 주기위한, 인버터(I310)와 (I320)로 이루어진 래치수단(310)을 더 구비한다.
상기 펄스폭 조정수단(400)은 상기 제1 및 제2PMOS 트랜지스터(P310), (P320)의 드레인단의 출력신호(net13)을 딜레이시켜 주기위한 제3딜레이수단(410)과, 상기 제3딜레이수단(410)의 출력신호가 게이트에 인가되고, 상기 제1 및 제2PMOS 트랜지스터(P310), (P320)의 드레인에 드레인이 연결되며, 소오스가 접지된 NMOS 트랜지스터(N400)로 이루어진다.
상기한 바와같은 구성을 갖는 본 발명의 주파수 체배회로의 동작을 도 5의 파형도를 참조하여 설명하면 다음과 같다.
먼저, 클럭신호(clk)가 입력되면, 제1 및 제2클럭천이 검출수단(100), (200)을 통해 클럭신호(clk)의 하강에지와 상승에지를 검출하고, 로우레벨의 하강에지 검출신호(net11)와 상승에지 검출신호(net12)가 각각 PMOS 트랜지스터(P310), (P320)의 게이트에 인가되어 턴온된다.
즉, 클럭신호(clk)의 하강에지 검출신호(net11)에 의해 PMOS 트랜지스터(P310)가 턴온되고, 클럭신호(clk)의 상승에지 검출신호(net12)에 의해 PMOS 트랜지스터(P320)가 교대로 턴온되므로, 노드(net13)에는 클럭신호(clk)가 2체배된 신호가 출력된다.
따라서, PMOS 트랜지스터(P310), (P320)를 통해 2체배된 클럭신호는 인버터(I310), (I300)를 통해 체배클럭신호(mclk)로 출력된다. 이때, 2체배된 클럭신호(net13)는 펄스폭 조정수단(400)의 딜레이수단(410)을 통해 소정시간 동안 딜레이되고, 딜레이수단(410)의 출력신호는 NMOS 트랜지스터(N400)의 게이트로 제공되므로, 딜레이수단(410)의 딜레이시간에 따라 NMOS 트랜지스터(N400)의 턴온시간이 조정되므로, 도 5에 도시된 신호(mclk')처럼 2체배 클럭신호(mclk)의 포지티브 레벨의 펄스폭이 조정되어진다.
상기한 바와 같은 본 발명의 실시예에 따른 주파수 변환회로는 클럭신호의상승에지에 동기시켜 2분주된 클럭신호를 정확하게 발생하거나 또는 클럭신호의 2체배된 클럭신호의 포지티브 레벨의 펄스폭을 조정할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 입력되는 클럭신호의 상승에지를 검출하기 위한 클럭천이 검출수단;
    분주 클럭신호를 입력하고 딜레이시켜 제1 및 제2제어신호를 발생하기 위한 제어신호 발생수단;
    제어신호 발생수단으로부터의 제1 및 제2제어신호에 따라서, 상기 클럭천이 검출수단의 출력신호를 전달하기 위한 전달수단; 및
    상기 전달수단의 출력을 입력하여 분주 클럭신호를 발생하기 위한 분주클럭 발생수단을 구비하는 것을 특징으로 하는 주파수 분주회로.
  2. 제1항에 있어서, 상기 클럭천이 검출수단은
    상기 클럭신호를 소정시간동안 딜레이시켜 주기위한 다수의 인버터; 및
    상기 클럭신호와 딜레이된 클럭신호를 입력하여 클럭신호의 상승에지를 검출하는 낸드 게이트를 구비하는 것을 특징으로 하는 주파수 분주회로.
  3. 제1항에 있어서, 상기 제어신호 발생수단은 분주클럭 발생수단으로부터 발생된 분주클럭신호를 입력하고 딜레이시켜 서로 반대의 위상을 갖는 제1 및 제2제어신호를 발생하는 다수의 인버터로 이루어지는 것을 특징으로 하는 주파수 분주회로.
  4. 제1항에 있어서, 상기 전달수단은
    상기 제어신호 발생수단으로부터 발생된 제1 및 제2제어신호에 따라서, 상기 클럭천이 검출수단으로부터 인가되는 클럭신호의 상승에지 검출신호중 짝수번째 검출된 신호를 전달하기 위한 제1패스 게이트; 및
    상기 제어신호 발생수단으로부터 발생된 제1 및 제2제어신호에 따라서, 상기 클럭천이 검출수단으로부터 인가되는 클럭신호의 상승에지 검출신호중 홀수번째 검출된 신호를 전달하기 위한 제2패스 게이트로 이루어지는 것을 특징으로 하는 주파수 분주회로.
  5. 제4항에 있어서, 상기 분주클럭 발생수단은
    상기 전달수단의 제1패스 게이트의 출력신호를 전달하는 짝수개의 인버터로 구성된 제1인버터수단;
    상기 전달수단의 제2패스게이트의 출력신호를 전달하는 홀수개의 인버터로 구성된 제2인버터수단;
    전원전압과 접지사이에 연결되고 게이트에 각각 제1 및 제2인버터수단의 출력신호가 입력되며, 공통연결된 드레인출력단으로 분주된 클럭신호를 발생하는PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 주파수 분주회로.
  6. 제5항에 있어서, 상기 전달수단의 제2패스 게이트를 통해 홀수번째 상승에지 검출신호가 패스되는 동안 상기 제1제어신호에 의해서 상기 전달수단의 제1패스 게이트의 출력을 래치시켜 주기위한 제1래치수단; 및
    상기 전달수단의 제1패스 게이트를 통해 짝수번째 상승에지 검출신호가 패스되는 동안 제2제어신호에 의해서 상기 전달수단의 제2패스 게이트의 출력을 래치하기 위한 제2래치수단을 더 포함하는 것을 특징으로 하는 주파수 분주회로.
  7. 제6항에 있어서, 상기 제1래치수단은 제1제어신호가 게이트에 인가되고, 드레인에 전원전압이 인가되며, 소오스가 상기 전달수단의 제1패스 게이트의 출력에 연결되는 제1PMOS 트랜지스터로 이루어지며,
    상기 제2래치수단은 제2제어신호가 게이트에 인가되고, 드레인에 전원전압이 인가되며, 소오스가 상기 전달수단의 제2패스 게이트의 출력에 연결되는 제2PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 주파수 분주회로.
  8. 입력되는 클럭신호의 하강에지를 검출하기 위한 제1클럭천이 검출수단;
    상기 클럭신호의 상승에지를 검출하기 위한 제2클럭천이 검출수단;
    상기 제1 및 제2클럭천이 검출수단의 출력신호를 입력하여 클럭신호가 2체배 체배클럭신호를 발생하기 위한 체배클럭 발생수단;
    상기 체배클럭발생수단으로부터 출력되는 체배클럭신호의 포지티브 레벨의 펄스폭을 조정하기 위한 펄스폭 조정수단
    을 구비하는 것을 특징으로 하는 주파수 체배회로.
  9. 제8항에 있어서, 상기 제1클럭천이 검출수단은
    상기 클럭신호를 반전시켜 주기 위한 인버터;
    상기 인버터를 통해 출력되는 반전클럭신호를 소정시간동안 딜레이시켜 주기위한 딜레이수단; 및
    상기 인버터와 딜레이수단을 통해 딜레이된 반전클럭신호를 입력하여 클럭신호의 하강에지 검출신호를 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 주파수 체배회로.
  10. 제8항에 있어서, 상기 제2클럭천이 검출수단은
    상기 클럭신호를 소정시간동안 딜레이시켜 주기위한 딜레이수단;
    상기 클럭신호와 상기 딜레이수단을 통해 딜레이된 클럭신호를 입력하여 상기 클럭신호의 상승에지 검출신호를 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 주파수 체배회로.
  11. 제8항에 있어서, 상기 체배클럭 발생수단은
    상기 제1클럭천이 검출수단의 출력이 게이트에 인가되고, 소오스에 전원전압이 인가되는 제1PMOS 트랜지스터;
    상기 제2클럭천이 검출수단의 출력이 게이트에 인가되고, 소오스에 전원전압이 인가되는 제2PMOS 트랜지스터;
    상기 제1 및 제2PMOS 트랜지스터의 드레인단에 연결되어, 체배클럭신호를 발생하기 위한 인버터를 구비하는 주파수 체배회로.
  12. 제11항에 있어서, 상기 체배클럭 발생수단은 상기 제1 및 제2PMOS 트랜지스터의 드레인단에 연결되어 상기 드레인단의 출력신호를 래치시켜 주기 위한, 인버터로 이루어진 래치수단을 더 구비하는 것을 특징으로 하는 주파수 체배회로.
  13. 제11항에 있어서, 상기 펄스폭 조정수단은
    상기 제1 및 제2PMOS 트랜지스터의 드레인단의 출력신호을 딜레이시켜 주기위한 딜레이수단; 및
    상기 딜레이수단의 출력신호가 게이트에 인가되고, 상기 제1 및 제2PMOS 트랜지스터의 드레인에 드레인이 연결되며, 소오스가 접지된 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 주파수 체배회로.
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