KR20040090582A - 플라즈마 디스플레이 패널의 에이징 방법 - Google Patents

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Abstract

본 발명은 지터 딜레이를 줄일 수 있는 플라즈마 디스플레이 패널의 에이징 방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 에이징 방법은 플라즈마 디스플레이 패널의 전 셀들에서 방전이 일어나게 하는 라스트온 전압보다 높은 에이징 전압을 설정하는 단계와, 에이징 전압을 플라즈마 디스플레이 패널에 인가하여 에이징을 실시하는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 에이징 방법{Aging Method of Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 지터 딜레이를 줄일 수 있는 플라즈마 디스플레이 패널의 에이징 방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스의 방전 시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리 영역에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 도 2에서 처럼 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 및 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
한편, 이와 같은 PDP의 구동방법은 어드레스 기간에 어드레스 방전에 의해선택되는 방전셀의 발광여부에 따라 선택적 쓰기(Selective writing) 방식과 선택적 소거(Selective erasing) 방식으로 대별된다. 먼저 선택적 쓰기방식의 구동방법은 리셋기간에 전화면을 턴-오프(Turn-Off) 시킨 후, 어드레스 기간에 선택된 방전셀들을 턴-온(Turn-on) 시키게 된다. 이어서, 서스테인 기간에는 어드레스 방전에 의해 선택된 방전셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다. 선택적 소거방식의 구동방법은 리셋기간에 전화면을 라이팅 방전시킴으로써 턴-온(Turn-on) 시킨 후, 어드레스 기간에 선택된 방전셀들을 턴-오프(Turn-on) 시키게 된다. 이어서, 서스테인 기간에는 어드레스 방전에 의해 선택되지 않은 방전셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 3을 참조하면, PDP의 한 프레임에 포함되는 서브필드(SF)는 전화면을 초기화시키기 위한 리셋기간(RPD), 셀을 선택하기 위한 어드레스 기간(APD) 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD)에 있어서, 셋업기간(Set-up)에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간(Set-down)에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간(APD)에는 부극성(-)의 스캔펄스(SP)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성(+)의 데이터펄스(DP)가 인가된다. 이 스캔펄스(SP)와 데이터펄스(DP)의 전압차와 리셋기간(RPD)에 생성된 벽전압이 더해지면서 데이터펄스(DP)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
서스테인기간(SPD)에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(SUSPy, SUSPz)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(SUSPy, SUSPz)가 더해지면서 매 서스테인펄스(SUSPy, SUSPz)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다.
이러한 서스테인 기간(SPD)에 이은 소거기간(EPD)에서는 서스테인전극(Z)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다. 소거펄스(EP)는 발광크기가 작게끔 램프파 형태를 가지거나 방전 소거를 위해 1㎲ 정도의 짧은 펄스폭을 가지게 된다. 이러한 소거펄스(EP)에 의한 짧은 소거방전으로 하전입자들이 소거되어 방전이 중지된다.
한편, 스캔전극(Y), 서스테인전극(Z) 및 어드레스전극들(X)은 통상 인쇄법에 의해 형성된다. 인쇄법은 인쇄용 페이스트(paste)를 패턴 인쇄한 후 이를 건조,소성하므로 스캔전극(Y), 서스테인전극(Z) 및 어드레스전극들(X)에 상당한 불순물이 잔류하고 있다. 이로써, 방전 가스의 주입이 완료된 PDP의 구동을 개시하기 위해 스캔전극(Y), 서스테인전극(Z) 및 어드레스전극들(X)에 정격 전압을 인가하더라도 정상적인 플라즈마 방전이 이루어지지 않는다.
즉, PDP의 경우, 초기에는 정격전압보다 상당히 높은 전압에서 방전을 일으키고 방전을 계속 유지하면, 점차 구동전압이 낮아져서 정격전압이 안정화된다. 이러한 안정화 과정을 PDP의 제조 후에 인위적으로 수행하는 공정이 에이징공정이다. 에이징공정에서는 구동전압을 점차 정격 전압까지 낮추어주는 방식이나 일정한 에이징전압을 인가하는 펄스방식이 사용되는데, 펄스방식의 에이징공정이 제어 용이성의 장점 때문에 주로 사용되고 있다. 이 때, 에이징 전압은 패널의 모든 셀들이 켜지는 전압인 라스트 온 전압보다 대략 20 ~ 30[V] 낮은 전압으로 설정된다. 여기서, 라스트 온 전압은 각 제조업체 및 패널의 모델에 따라 달라지게 된다.
이러한 PDP에 있어서, 고품위의 화질을 구현하기 위해서는 고정세, 고휘도, 고명암비(High contrast ratio), 낮은 콘터노이즈(Contour noise) 등이 요구되고 있다. 또한 PDP에서 고품위의 화질을 구현하기 위해서는 ADS 구동방식에 있어서 적절한 어드레스기간이 확보되어야 한다. PDP가 고정세/고해상도로 발전할수록 스캔할 라인들의 수가 증가하기 때문에 어드레스기간이 길어지게 되고 서스테인기간의 확보가 어렵게 된다. 예를 들어, 480 개의 스캔라인이 존재하고 각 라인당 3㎲의 스캔시간이 필요하고 첫 스캔라인부터 마지막 스캔라인까지 한 번에 순차적으로 스캔하는 싱글스캔(single scan) 방식을 채택하고 한 프레임을 8 개의 서브필드로나누어 구동하는 경우에 한 프레임 내에서 필요한 어드레스 기간은 480 ×3㎲×8 = 13ms 이상이 소요된다. 따라서, 한 프레임 내에서 서스테인 기간에 할당될 수 있는 시간은 16.67ms-13ms로 절대적으로 부족하게 된다. 이와 같이 부족한 서스테인 기간을 더 많이 할당하기 위하여 스캔시간을 줄여야 하지만 어드레스방전시 지터(jitter) 딜레이를 고려하여 스캔펄스의 폭을 길게 하기 때문에 어드레스 기간을 줄이기가 어렵다. 지터는 어드레스방전시 발생하는 방전지연시간으로써 매 서브필드마다 다소 차이가 있으며 구동시 일정한 범위를 가지게 된다. 스캔펄스에는 이러한 지터 딜레이가 포함되므로 그 펄스폭이 길어지게 된다. 따라서, 지터 딜레이가 클수록 어드레스기간이 길어지게 되므로 고품위의 화질 구현이 곤란하게 된다.
지터 딜레이는 PDP의 온도나 주위온도가 낮을수록 증가하는 경향이 있다. 이 때문에 PDP는 저온에서 어드레스방전이 불안정하게 이루어지므로 셀 선택이 안되는 즉, 미스라이팅(miss writing)이 발생하여 표시화상에서 흑점(Black noise)이 나타나게 되므로 환경 대응력이 떨어지게 된다. 이를 자세히 설명하면, 도 4a에 도시된 바와같이 지터 딜레이가 작다면(j1) 정상 방전이 발생한다. 즉, 어드레스방전이 일어난 후 벽전하가 형성될 시간이 충분하기 때문에 서스테인 기간에 서스테인 방전을 일으킬 방전셀을 선택할 수 있게 된다. 그러나, 도 4b에 도시된 바와같이 지터 딜레이가 크다면(j2) 오방전이 발생하게 된다. 즉, 어드레스방전이 일어난 후 벽전하가 형성될 시간이 부족하기 때문에 서스테인 기간에 서스테인방전을 일으킬 방전셀을 선택할 수 없게 된다. 따라서, 셀 선택이 안되는 즉,미스라이팅(miss writing)이 발생하여 오방전이 발생하게 된다. 이러한 지터 딜레이는 에이징 시간에 따라서 꾸준히 증가하게 된다. 즉, 에이징 시간에 따른 지터 딜레이 관계를 도시한 도 5와 같이 에이징을 너무 과하게 하면 지터 딜레이 증가로 저온에서 급격한 오방전을 유발시킬 수 있는 문제점을 가지고 있다.
한편, 일본 특허공개공보 특개평(特開平) 제2001-135238호는 PDP 내에 봉입된 방전가스에서 크세논(Xe)의 함량을 5% 이상으로 높임으로써 종래의 저밀도 Xe 패널에 비하여 구동전압이 높지만 휘도를 더 높일 수 있는 PDP를 제안한 바 있다. 그런데, 고밀도 Xe 패널은 Xe의 함량이 증가할수록 어드레스기간의 지터 딜레이가 증가하게 된다. 따라서, 고밀도 Xe의 경우 지터 딜레이의 증가로 저온 오방전을 발생 시키는 문제점이 있다.
따라서, 본 발명의 목적은 지터 딜레이를 줄일 수 있는 플라즈마 디스플레이 패널의 에이징 방법을 제공하는데 있다.
도 1은 종래 교류 면방전 플라즈마 디스플레이 패널을 나타내는 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면이다.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 4a는 작은 지터 딜레이에 의한 정상적인 방전을 나타내는 도면.
도 4b는 큰 지터 딜레이에 의한 오방전을 나타내는 도면.
도 5는 에이징 시간과 지터 딜레이간의 관계를 나타내는 도면.
도 6은 본 발명의 제 1 실시 에에 따른 에이징 전압과 지터 딜리에간의 관계를 나타내는 도면.
도 7은 본 발명의 제 2 실시 예에 따른 스캔전압과 어드레스전압이 동일한 전위차를 유지하면서 두 전압을 가변시켜 가면서 나타나는 지터 딜레이를 보여주는 도면.
도 8은 본 발명의 제 2 실시 예에 따른 어드레스전압을 상승시키기 위한 플라즈마 디스플레이 패널의 구조를 나타내는 도면.
도 9 및 도 10은 본 발명의 제 3 실시 예로서 에이징 전압과 에이징 주파수에 따른 대향방전이 발생할 확률을 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 상부기판 18 : 하부기판
Y : 주사전극 Z : 유지전극
X : 어드레스 전극 12Y, 12Z : 투명전극
13Y, 13Z : 금속버스전극 14 : 상부 유전체층
16 : 보호막 22 : 하부 유전체층
24 : 격벽 26 : 형광체층
A1, A2 : 돌출부
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에이징 방법은 플라즈마 디스플레이 패널의 전 셀들에서 방전이 일어나게 하는 라스트온 전압보다 높은 에이징 전압을 설정하는 단계와, 에이징 전압을 상기 플라즈마 디스플레이 패널에 인가하여 에이징을 실시하는 단계를 포함하는 것을 특징으로 한다.
상기 라스트 온 전압은 240[V] 이상인 것을 특징으로 한다.
상기 에이징 전압은 플라즈마 디스플레이 패널의 제1 전극에 인가되는 정극성 전압과, 플라즈마 디스플레이 패널의 제2 전극에 인가되는 부극성 전압을 포함하는 것을 특징으로 한다.
상기 정극성 전압은 대략 80[V] 이하로 설정되는 것을 특징으로 한다.
상기 제 1 전극은 제 2 전극과 대향하는 부분의 면적이 다른 부분에 비하여 넓은 것을 특징으로 한다.
상기 에이징 전압을 10[KHz] 이상의 주파수로 상기 플라즈마 디스플레이 패널에 인가하는 단계를 더 포함하는 것을 특징으로 한다.
상기 에이징 전압은 플라즈마 디스플레이 패널의 제1 전극에 인가되는 기저전압과, 플라즈마 디스플레이 패널의 제2 전극에 인가되는 부극성 전압을 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 10을 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 6은 본 발명의 제 1 실시 예에 따른 플라즈마 디스플레이 패널의 에이징시 에이징 전압을 고려할 때 에이지 시간에 따른 지터 딜레이를 보여주는 그래프이다.
도 6에서 보듯이 에이징 전압이 높을수록 지터 딜레이는 개선됨을 알 수 있으며, 따라서 지터 딜레이를 줄여 오방전이 일어나지 않기 위해서는 에이징 전압을 높여야 한다. 즉, 에이징 전압이 높아지면 면방전 뿐만 아니라 대향방전도 일어나게 되어 어드레스전극(X)의 형광체가 클리닝되어 지터 딜레이는 줄어든다. 이 때, 에이징 전압은 패널의 모든 셀들이 켜지는 전압인 라스트 온 전압보다 대략 20 ~ 30[V] 높은 전압으로 설정된다. 여기서, 라스트 온 전압은 각 제조업체 및 패널의 모델에 따라 달라지게 된다.
이를 자세히 설명하면, 스캔전극(Y), 서스테인전극(Z) 및 어드레스전극들(X)은 통상 인쇄법에 의해 형성된다. 인쇄법은 인쇄용 페이스트(paste)를 패턴 인쇄한 후 이를 건조, 소성하므로 스캔전극(Y), 서스테인전극(Z) 및 어드레스전극들(X)에 상당한 불순물이 잔류하고 있다. 이로써, 방전 가스의 주입이 완료된 PDP의 구동을 개시하기 위해 스캔전극(Y), 서스테인전극(Z) 및 어드레스전극들(X)에 정격 전압을 인가하더라도 정상적인 플라즈마 방전이 이루어지지 않는다.
즉, PDP의 경우, 초기에는 정격전압보다 상당히 높은 전압에서 방전을 일으키고 방전을 계속 유지하면, 점차 구동전압이 낮아져서 정격전압이 안정화된다. 이러한 안정화 과정을 PDP의 제조 후에 인위적으로 수행하는 공정이 에이징공정이다. 이러한 에이징공정시 에이징전압을 패널의 전 셀들이 켜지는 라스트 온 전압보다 대략 20 ~ 30[V] 높게 설정함으로써 면방전 뿐만 아니라 대향방전도 발생시켜 어드레스전극(X)이 있는 형광체가 클리닝되어 어드레스 방전을 보다 더 잘 발생하므로 지터 딜레이는 줄어들게 된다. 이렇게 지터딜레이가 감소되면 어드레스방전이 일어난 후 벽전하가 형성될 시간이 충분하게 된다. 따라서, 서스테인 기간에 서스테인방전을 일으킬 수 있도록 선택된 셀에 충분한 벽전하를 형성 시킬 수 있으므로 오방전을 방지할 수 있다. 즉, 에이징 전압을 통상 사용하는 에이징전압보다 높게 설정함으로써 에이징 시간의 증가 뿐만 아니라 Xe의 함량의 증가로 인해 커진 지터 딜레이를 줄일 수 있으므로 오방전을 방지할 수 있다.
도 7은 본 발명의 제 2 실시 예에 따른 플라즈마 디스플레이 패널의 에이징시 스캔전압과 어드레스전압이 동일한 전위차를 유지하면서 두 전압을 가변시켜 가면서 나타나는 지터 딜레이를 보여주는 그래프이다.
도 7에서 보듯이 스캔전압과 어드레스전압의 전위차가 100V라면 100V의 전위차를 유지하면서 어드레스전압을 증가 시킬 경우 어드레스전압이 상승할수록 지터 딜레이가 감소한다는 것을 알 수 있다. 여기서, 도 7의 A는 스캔전압과 어드레스전압과의 관계를 나타내고, B는 스캔전압과 어드레스전압과의 관계에서 변화되는 지터 딜레이를 나타낸다. 도 7에서 보듯이 어드레스전압이 10V이면 지터 딜레이는 a8의 값을 갖고, 20V이면 a7의 값을 갖고, 80V이면 a1의 값을 갖는 다는 것을 알 수 있다. 즉, 어드레스전압이 상승할수록 지터 딜레이는 감소한다. 이 때, 어드레스전압은 최대 80V 까지 공급될 수 있다. 따라서, 어드레스전압을 상승시키기 위해서 어드레스전극의 면적을 넓이거나 어드레스전극상의 유전체(white back)의 유전율을 증가시켜야 한다. 이에따라, 어드레스전극(X)의 면적을 넓이기 위해 도 8에 도시된 바와같이 스캔전극(Y)과 중첩되는 부분에서 어드레스전극(X)을 돌출시킨다.
도 8를 참조하면, 본 발명에 따른 PDP는 상부기판상에 나란하게 형성된 스캔전극(Y) 및 서스테인전극(Z)을 구비하고, 스캔전극(Y) 및 서스테인전극(Z)과 교차하도록 하부기판상에 형성된 어드레스전극(X)을 구비하고, 스캔전극(Y)과 어드레스전극(X)이 중첩되는 영역에서 어드레스전극(X)으로부터 돌출된 돌출부(A1,A2)을 구비한다.
이러한 돌출부(A1,A2)는 스캔전극(Y)의 영역과 일치하게끔 형성될 수 있고, 스캔전극(Y)의 영역보다 더 좁게 형성될 수 있으며, 스캔전극(Y)의 영역보다 넓게 형성될 수도 있다. 또한, 돌출부(A1,A2)는 스캔전극(Y)의 한쪽 방향으로만 형성될 수 있다. 이렇게, 어드레스전극(X)이 돌출되어 있으므로 더 넓어진 전극 면적을 통해 어드레스전극(X)쪽에 더 많은 벽전하를 쌓을 수 있게 된다. 따라서, 스캔전극과 어드레스전극이 동 전위를 유지한다면 외부에서 어드레스전극(X)에 전압을 상승시키지 않고도 어드레스전압의 비율을 스캔전압보다 더 높게 둘 수 있다. 동 전위를 유지하면서 어드레스전압이 스캔전압보다 높아지므로 지터 딜레이는 감소된다. 이렇게 지터 딜레이가 감소되면 어드레스방전이 일어난 후 벽전하가 형성될 시간이 충분하게 된다. 따라서, 서스테인 기간에 서스테인방전을 일으킬 수 있도록 선택된 셀에 충분한 벽전하를 형성 시킬 수 있으므로 지터 딜레이로 인한 오방전을 방지할 수 있다. 즉, 에이징 시간의 증가 뿐만 아니라 Xe의 함량의 증가로 인해 커진 지터값을 줄일 수 있으므로 오방전을 방지할 수 있다.
도 9 및 도 10는 본 발명의 제 3 실시 예로서 에이징 전압과 에이징 주파수에 따른 대향방전이 발생할 확률을 도시한 그래프이다.
도 9 및 도 10에서 보듯이 에이징 전압과 에이징 주파수가 상승할수록 대향방전이 발생할 확률은 높음을 알 수 있다. 이 때, 에이징 전압을 10[KHz] 이상의 주파수로 패널에 인가하는 경우 대향방전이 발생활 확률은 높아진다. 또한, 에이징시 어드레스전극(X)의 조건이 플로팅보다는 0V조건일 때 더 많은 전압이 어드레스전극(X)에 공급되므로 대향 방전이 발생할 확률이 높음을 알 수 있다. 즉, 어드레스전극(X)이 플로팅되어 있으면 어드레스전극(X)과 스캔전극(Y)의 전위차는 절반으로 줄어들지만, 어드레스전극(X)에 기저전압을 공급하면 두 전극의 전위차는 줄어들지 않게 되어 두 전극간의 대향방전이 발생할 확률이 높아지게 된다. 이러한 대향 방전이 발생할 확률이 높으므로 어드레스전극(X)이 있는 형광체가 클리닝되어 어드레스 방전이 보다 더 잘 발생되어 지터 딜레이를 줄일 수 있게 된다. 이렇게 지터딜레이가 감소되면 어드레스방전이 일어난 후 벽전하가 형성될 시간이 충분하게 된다. 따라서, 서스테인 기간에 서스테인방전을 일으킬 수 있도록 선택된 셀에 충분한 벽전하를 형성 시킬 수 있으므로 지터 딜레이의 증가로 인한 오방전을 방지할 수 있다. 즉, 에이징 시간의 증가 뿐만 아니라 Xe의 함량의 증가로 인해 커진 지터 딜레이값을 줄일 수 있으므로 오방전을 방지할 수 있다.
한편, 본 발명에 따른 에이징 방법의 조건에서 주파수 변화는 에이징 타임에도 관련이 있기 때문에 주파수의 상승에 따른 지터 딜레이의 감소와 함께 에이징 시간을 단축할 수 있다는 이중 효과도 얻을 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 에이징 방법은 에이징 조건을 달리해 주어 지터 딜레이를 감소시킴으로써 오방전 최소화로 제품의 신뢰성을 유지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

  1. 플라즈마 디스플레이 패널의 전 셀들에서 방전이 일어나게 하는 라스트온 전압보다 높은 에이징 전압을 설정하는 단계와;
    상기 에이징 전압을 상기 플라즈마 디스플레이 패널에 인가하여 에이징을 실시하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에이징 방법.
  2. 제 1 항에 있어서,
    상기 라스트 온 전압은 240[V] 이상인 것을 특징으로 하는 플라즈마 디스플레이 패널의 에이징 방법.
  3. 제 1 항에 있어서,
    상기 에이징 전압은,
    상기 플라즈마 디스플레이 패널의 제1 전극에 인가되는 정극성 전압과,
    상기 플라즈마 디스플레이 패널의 제2 전극에 인가되는 부극성 전압을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에이징 방법.
  4. 제 3 항에 있어서,
    상기 정극성 전압은 대략 80[V] 이하로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에이징 방법.
  5. 제 3 항에 있어서,
    상기 제 1 전극은,
    상기 제 2 전극과 대향하는 부분의 면적이 다른 부분에 비하여 넓은 것을 특징으로 하는 플라즈마 디스플레이 패널의 에이징 방법.
  6. 제 1 항에 있어서,
    상기 에이징 전압을 10[KHz] 이상의 주파수로 상기 플라즈마 디스플레이 패널에 인가하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에이징 방법.
  7. 제 1 항에 있어서,
    상기 에이징 전압은,
    상기 플라즈마 디스플레이 패널의 제1 전극에 인가되는 기저전압과,
    상기 플라즈마 디스플레이 패널의 제2 전극에 인가되는 부극성 전압을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에이징 방법.
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