KR20040090139A - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 셀과 셀이 달라 붙는 현상을 방지하기 위한 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 스토리지노드콘택이 형성된 반도체 기판상에 질화막 및 산화막을 증착하는 단계; 상기 질화막 및 산화막을 차례로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판상에 폴리 실리콘막을 형성하는 단계; 상기 폴리 실리콘막상에 감광막을 형성한 후 상기 산화막이 노출되도록 CMP공정을 실시하여 스토리지 노드를 형성하는 단계; 상기 산화막을 HF화학식각공정을 이용하여 제거하는 단계; 상기 스토리지 노드영역을 산소및 수소분위기에서 산화시키는 단계; 및 상기 기판 표면을 HF화학식각공정을 한번 더 이용하여 잔류하는 산화막을 완전 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 보다 상세하게는, 디램 디바이스공정중 셀과 셀이 달라 붙는 현상을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 기판상에 제조되는 소자의 집적도가 증가함에 따라, 고용량의 캐패시터를 얻기위한 다양한 기술들이 제안되고 있다.
또한, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할 수 있는 면적도 축소하고 있는 추세이다. 캐패시터의 용량은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격에 반비례한다. 따라서, 종래에는 주로 유전체의 박막화로 전극간 거리를 최소화하거나 캐패시터 하부전극의 표면적을 확보하는 방향으로 많은 연구가 진행되어 왔다.
그러므로 반도체 기판위의 허용된 좁은 면적에서 고용량의 캐패시터를 구현하기 위한 하나의 방법으로, 적층형(stacked)으로 셀을 성장시켜 커패시터의 단위 면적당 유효 표면적을 최대한 확보하기 위한 셀구조 연구가 활발하게 진행되고 있다.
이 중에서도 가장 안정적이고 표면적을 높일 수 있는 실린더(cylindrical)구조가 일반적으로 많이 사용되고 있는데, 이것은 실린더형 구조의 셀이 내부면적은 물론 외부 면적까지도 전극 면적으로 사용할 수 있기때문이다.
이때 셀 높이가 증가함에 따라서 단위셀당 커패시턴스가 크게 증가한다.
도 1은 종래의 실린더형 스토리지노드 구조를 도시한 사진이다.
그러나 도 1에 도시한 바와 같이, 실린더형 스토리지 노드의 단위 셀 캐패시턴스의 용량을 극대화 시키기위해 셀의 높이를 증가시킬 경우 셀과 셀 사이를 분리하기 위한 공정으로, 셀과 셀사이의 산화막을 제거하게 되면 스토리지 노드의 구조적인 불안정성으로 인해 셀과 셀이 기울어져 달라붙는 현상이 발생하게 된다. 이러한 현상을 리닝(leaning)이라 한다.
이렇게 셀과 셀이 달라붙게 되면 셀과 셀이 단락이 되어 제 기능을 하지 못하고 듀얼빗패일(dual bit fail)현상을 유발시켜 디바이스 수율에 치명적인 결과를 초래한다.
이러한 스토리지노드의 리닝(leaning)현상은 디바이스 집적도가 향상될 수록 더욱 심각해질 것이며, 이에 따라 소자의 제조수율및 신뢰성은 저하될 수 밖에 없다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 셀과 셀사이의 산화막을 제거한 다음 그 상태에서 한번 더 산화를 시켜 성장된 산화막을 제거하여 셀과 셀사이의 간격을 넓힘으로써 셀과 셀 사이에 발생하는 리닝 (leaning) 현상을 방지할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 실린더형 스토리지 노드 셀구조를 도시한 사진.
도 2a내지 도 2f는 본 발명의 실시예에 따른 희생산화과정을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
1 : 하지층 9a : 스토리지 노드
1a : 스토리지 콘텍 플러그 9 : 폴리 실리콘막
3 : 질화막 11 : 잔류 산화막
5 : 산화막 13 : 희생 산화
7 : 트렌치
상기 목적을 달성하기 위한 본 발명에 다른 반도체 소자의 커패시터 형성 방법은, 스토리지노드콘택이 형성된 반도체 기판상에 질화막 및 산화막을 증착하는 단계; 상기 질화막 및 산화막을 차례로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판상에 폴리 실리콘막을 형성하는 단계; 상기 폴리 실리콘막상에 감광막을 형성한 후 상기 산화막이 노출되도록 CMP공정을 실시하여 스토리지 노드를 형성하는 단계; 상기 산화막을 HF화학식각공정을 이용하여 제거하는 단계; 상기스토리지 노드영역을 산소및 수소분위기에서 산화시키는 단계; 및
상기 기판 표면을 HF화학식각공정을 한번 더 이용하여 잔류하는 산화막을 완전 제거하는 단계를 포함하여 구성되는 것을 특징으로 한다.
(실시예)
이하, 본 발명에 따른 반도체 소자의 커패시터 형성 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 커패시터 형성방법을 설명하기위한 공정 단면도이다.
본 발명에 따른 반도체 소자의 커패시터 형성방법은, 도 2a에 도시된 바와 같이, 스토리지 노드콘택플러그(1a)을 포함한 하지층(1)상에 질화막(3)과 산화막(5)을 차례로 증착후 식각공정을 통해 캐패시터 영역을 한정하는 트렌치(7)를 형성한다.
그 다음으로, 도 2b에 도시된 바와 같이, 상기 트렌치(7)를 포함한 기판 결과물상에 폴리 실리콘막(9)을 증착한다.
이어서, 도 2c에 도시된 바와 같이, 상기 트렌치(7)를 매립하도록 폴리 실리콘막상에 감광막(도시안됨)을 도포한 후, 상기 산화막(5)이 노출되도록 상기 감광막과 폴리 실리콘막(9)을 CMP(Chemical Mecanical Polishing)공정으로 평탄화시킨다음, 잔류된 감광막을 제거하여 트렌치 표면상에 스토리지 노드(9a)를 형성한다.
그 다음 도 2d에 도시된 바와 같이, HF화학식각공정을 이용하여 상기 스토리지 노드(9a)사이의 산화막(5)을 제거하여 셀과 셀을 분리한다.
이어서, 도 2e에 도시된 바와 같이, 상기 스토리지노드(9a)부분을 산소 분위기에서 희생산화(13)를 시킨다.
마지막으로 도 2f에 도시된 바와 같이, HF화학식각공정(미도시)을 이용해 스토리지 노드(9a)표면의 잔류하는 산화막(11)을 완전히 제거하여 셀과 셀사이의 거리를 넓힌 다음, 캐패시터 필름을 증착하는 일반적 후속공정을 실시한다.
이상에서와 같이, 본 발명에 따른 반도체 소자의 캐패시터 형성방법에 의하면, 셀과 셀사이의 산화막을 제거하는 과정에서 희생산화를 시키는 방법을 이용하여 셀과 셀사이의 리닝 현상을 방지함으로써 디램소자의 디바이스 수율을 향상시킬수 있다.
또한 공정과정이 단순하므로 쉽게 이전 공정에의 적용이 가능한 장점이 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (4)
- 스토리지노드콘택이 형성된 반도체 기판상에 질화막 및 산화막을 증착하는 단계;상기 질화막 및 산화막을 차례로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 기판상에 폴리 실리콘막을 형성하는 단계;상기 폴리 실리콘막상에 감광막을 형성한 후 상기 산화막이 노출되도록 CMP공정을 실시하여 스토리지 노드를 형성하는 단계;상기 산화막을 HF화학식각공정을 이용하여 제거하는 단계;상기 스토리지 노드영역을 산소및 수소분위기에서 산화시키는 단계; 및상기 기판 표면을 HF화학식각공정을 한번 더 이용하여 잔류하는 산화막을 완전 제거하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서,상기 산화막을 제거한 후에 스토리지 노드를 산화시킬 때 산소 또는 수소 분위기에서 산화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서,상기 스토리지 노드영역을 산화시킨 후, 잔류하는 산화막을 완전히 제거하는방법으로 HF화학식각공정을 이용하여 상기 산화막을 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3항에 있어서,상기 산화막을 식각하는 방법으로 BOE(HF+NH4F+surfactant)세정액을 이용하거나, HF/HNO3 세정액을 이용하거나, HF/H2O2세정액을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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2003
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