KR20030002316A - 화학적 기계적 연마를 이용한 커패시터의 하부 전극 분리방법 - Google Patents
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Abstract
본 발명은 하부전극의 높이를 안정적으로 형성함과 동시에 균일한 커패시턴스를 얻도록 한 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법에 관한 것으로서, 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 질화막, 제 1 산화막을 차례로 형성하는 단계와, 상기 제 1 산화막상에 식각 스톱층 및 제 2 산화막을 차례로 형성하는 단계와, 상기 폴리 실리콘 플러그 및 층간 절연막의 표면이 소정부분 노출되도록 상기 제 2 산화막, 식각 스톱층, 제 1 산화막, 질화막을 선택적으로 제거하여 커패시터 영역을 정의하는 단계와, 상기 반도체 기판의 전면에 전도성 물질막 및 갭-필용 절연막을 차례로 형성하는 단계와, 상기 식각 스톱층을 앤드 포인트로 하여 전면에 화학적 기계적 연마를 실시하여 하부전극을 분리하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 균일한 높이를 확보하는데 적당한 화학적 기계적 연마(CMP)를 이용한 커패시터의 하부전극 분리방법에관한 것이다.
일반적으로 반도체 소자의 집적화가 진행되면서 휘발성 메모리인 디램(DRAM) 소자의 집적화가 크게 진행되게 되었다. 디램 소자는 수많은 스위칭 동작을 하는 트랜지스터와 정보를 전하의 형태로 보관하는 커패시터로 구성되는 단위 셀로 이루어져 있다.
따라서 단위 셀의 커패시터에 보관된 전하의 상태로써 정보를 기억하는 특징을 갖는다. 또한 디램 셀의 커패시터는 일정량의 전하를 보관하고 있어야하며 일정량의 상태를 항상 유지하여야 정보의 손실을 초래하지 않는 특징이 있다.
그러므로 디램의 집적화가 진행되면서 커패시터 영역의 감소가 수반되며 이에 다른 커패시터의 정전용량이 저하되게 된다. 따라서 커패시터의 용량을 기존과 동일한 수준으로 향상시키기 위한 연구가 활발히 진행되고 있다.
한편, 커패시터에 저장되는 정전용량은 C=εA/d(C:정전용량, ε:유전상수, A:커패시터, d:유전체의 두께)와 같은 관계를 갖는다.
그러므로 정전용량을 증대시키기 위한 노력으로 유전률이 큰 물질을 커패시터의 절연막으로 사용하기 위한 많은 노력이동시에 진행되게 되었으며 그 대표적인 물질이 실리콘 질화막이나 탄탈늄 산화막(Ta2O5)이다.
또 다른 방법으로 디램 셀의 커패시터의 면적을 향상시키기 위하여 제한된 영역에서의 커패시터의 실질적인 면적을 향상시키기 위한 노력이 동시에 진행되게 되었다.
즉, 기존의 다결정 실리콘을 전극으로 함에 있어서 단순 적층형에서 다중 적층형으로 전환하면서 커패시터의 면적을 향상시키거나 3차원 실린더형의 구조를 이용하고 있다.
이하, 첨부된 도면을 참고하여 종래의 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 층간 절연막(12)을 형성하고, 포토 및 식각공정을 통해 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착한 후, CMP 또는 에치백 등의 평탄화 공정을 실시하여 상기 콘택홀의 내부에 폴리 실리콘 플러그(13)를 형성한다.
도 1b에 도시한 바와 같이, 상기 폴리 실리콘 플러그(13)를 포함한 반도체 기판(11)의 전면에 질화막(14)을 형성하고, 상기 질화막(14)상에 산화막(15)을 형성한다.
이어, 포토 및 식각 공정을 통해 상기 폴리 실리콘 플러그(13) 및 그에 인접한 층간 절연막(12)의 표면이 노출되도록 상기 산화막(15) 및 질화막(14)을 선택적으로 제거하여 커패시터 영역을 정의한다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 커패시터 하부전극용 전도성 물질막(16)을 증착하고, 상기 전도성 물질막(16)을 포함한 전면에 갭-필(gap-fill)용 절연막(17)을 형성한다.
도 1d에 도시한 바와 같이, 상기 산화막(15)을 앤드 포인트(end point)하여 전면에 CMP 공정을 실시하여 복수개로 분리된 하부 전극(16a)을 형성한다.
그러나 상기와 같은 종래의 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법에 있어서 다음과 같은 문제점이 있었다.
즉, 하부전극의 몸통으로 사용되는 산화막은 제거비(removal rate)가 비교적 빨라 CMP후 웨이퍼 변화가 증가가 일어나기 때문에 안정된 분리를 위해 과도한 CMP가 진행되어야 한다(균일하면서도 양호한 커패시턴스 특성을 확보하기 위해서는 CMP후의 하부전극 높이의 웨이퍼 변화가 작아야 하며 일정한 수준 이상의 높이를 확보해야 된다).
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 CMP 공정 진행 후의 웨이퍼 변화의 감소 및 CMP 타겟의 안정적인 관리가 가능하게 함으로서 안정적으로 원하는 높이를 갖는 하부 전극을 형성함과 동시에 균일한 커패시턴스를 얻도록 한 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간 절연막
23 : 폴리 실리콘 플러그 24 : 질화막
25 : 제 1 산화막 26 : 식각 스톱층
27 : 제 2 산화막 28 : 전도성 물질막
29 : 절연막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법은 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 질화막, 제 1 산화막을 차례로 형성하는 단계와, 상기 제 1 산화막상에 식각 스톱층 및 제 2 산화막을 차례로 형성하는 단계와, 상기 폴리 실리콘 플러그 및 층간 절연막의 표면이 소정부분 노출되도록 상기 제 2 산화막, 식각 스톱층, 제 1 산화막, 질화막을 선택적으로 제거하여 커패시터 영역을 정의하는 단계와, 상기 반도체 기판의 전면에 전도성 물질막 및 갭-필용 절연막을 차례로 형성하는 단계와, 상기 식각 스톱층을 앤드 포인트로 하여 전면에 화학적 기계적 연마를 실시하여 하부전극을 분리하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 층간 절연막(22)을 형성하고, 포토 및 식각공정을 통해 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 층간 절연막(22)을 선택적으로 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(21)의 전면에 폴리 실리콘막을 증착한 후, CMP 또는 에치백 등의 평탄화 공정을 실시하여 상기 콘택홀의 내부에 폴리 실리콘 플러그(23)를 형성한다.
도 2b에 도시한 바와 같이, 상기 폴리 실리콘 플러그( )를 포함한 반도체 기판(21)의 전면에 질화막(24)을 형성하고, 상기 질화막(24)상에 제 1 산화막(25)을 형성한다.
이어, 상기 제 1 산화막(25)상에 식각 스톱층(예를 들면, 질화막)(26)을 형성하고, 상기 식각 스톱층(26)상에 제 2 산화막(27)을 형성한다.
여기서 상기 식각 스톱층(26)은 이후에 진행하는 CMP 타겟(target)의 높이까지 형성한다.
이어, 포토 및 식각 공정을 통해 상기 폴리 실리콘 플러그(23) 및 그에 인접한 층간 절연막(22)의 표면이 노출되도록 상기 제 2 산화막(27), 식각 스톱층(26), 제 1 산화막(25), 질화막(24)을 선택적으로 제거하여 커패시터 영역을 정의한다.
도 2c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 커패시터 하부전극용 전도성 물질막(28)을 증착하고, 상기 전도성 물질막(28)을 포함한 전면에 갭-필(gap-fill)용 절연막(29)을 형성한다.
도 2d에 도시한 바와 같이, 상기 식각 스톱층(26)을 앤드 포인트(end point)하여 전면에 CMP 공정을 실시하여 복수개로 분리된 하부 전극(28a)을 형성한다.
여기서 상기 식각 스톱층(26)의 상측에 형성되는 제 2 산화막(27) 및 절연막(29) 그리고 전도성 물질막(28)이 선택적으로 연마되어 분리된 복수개의 하부전극(28a)이 형성된다.
이상에서 설명한 바와 같이 본 발명에 의한 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법은 다음과 같은 효과가 있다.
즉, 하부전극의 몸통 역할을 하는 산화막 사이에 식각 스톱층을 형성한 후 CMP 공정을 진행하여 분리함으로서 웨이퍼 변화의 감소 및 CMP 타겟의 안정적인 관리가 가능하고, CMP후 안정적으로 원하는 하부전극 높이를 얻을 수 있으며, 웨이퍼내에서의 균일한 커패시턴스를 얻을 수 있다.
Claims (3)
- 반도체 기판상에 층간 절연막을 형성하는 단계;상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계;상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 질화막, 제 1 산화막을 차례로 형성하는 단계;상기 제 1 산화막상에 식각 스톱층 및 제 2 산화막을 차례로 형성하는 단계;상기 폴리 실리콘 플러그 및 층간 절연막의 표면이 소정부분 노출되도록 상기 제 2 산화막, 식각 스톱층, 제 1 산화막, 질화막을 선택적으로 제거하여 커패시터 영역을 정의하는 단계;상기 반도체 기판의 전면에 전도성 물질막 및 갭-필용 절연막을 차례로 형성하는 단계;상기 식각 스톱층을 앤드 포인트로 하여 전면에 화학적 기계적 연마를 실시하여 하부전극을 분리하는 단계를 포함하여 형성함을 특징으로 하는 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법.
- 제 1 항에 있어서, 상기 식각 스톱층은 질화막으로 형성하는 것을 특징으로 하는 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법.
- 제 1 항에 있어서, 상기 식각 스톱층은 화학적 기계적 연마 타겟의 높이까지 형성함을 특징으로 하는 화학적 기계적 연마를 이용한 커패시터의 하부전극 분리방법.
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2001
- 2001-06-28 KR KR1020010037663A patent/KR20030002316A/ko not_active Application Discontinuation
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