KR20040078258A - 반도체 메모리 장치의 프리차지 드라이버 - Google Patents

반도체 메모리 장치의 프리차지 드라이버 Download PDF

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KR20040078258A
KR20040078258A KR1020030013095A KR20030013095A KR20040078258A KR 20040078258 A KR20040078258 A KR 20040078258A KR 1020030013095 A KR1020030013095 A KR 1020030013095A KR 20030013095 A KR20030013095 A KR 20030013095A KR 20040078258 A KR20040078258 A KR 20040078258A
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김수은
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Abstract

본 발명은 반도체 메모리 장치에서 집적도 및 전류 드라이빙 능력을 향상시킨 프리차지 드라이버를 제공하기 위한 것으로, 이를 위해 본 발명은, 제1 및 제2노드를 가지며 테스트 모드 인에이블 신호를 입력으로 하여 프리차지 드라이버의 테스트 모드 동작을 제어하기 위한 제어부; 및 상기 제1 및 제2노드의 레벨 신호에 응답하여 동작하며 테스트 모드 디스에이블시 정상적인 출력 드라이버의 동작을 수행하고, 테스트 모드 인에이블시 프리차지 레벨을 변경하기 위한 테스트 모드 출력 드라이버의 동작을 수행하기 위한 드라이버부를 포함하는 프리차지 드라이버를 제공한다.

Description

반도체 메모리 장치의 프리차지 드라이버{PRECHARGE DRIVER IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 프리차지 드라이버(Precharge driver)에 관한 것이다.
SDR(Single Data Rate)/DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 등의 반도체 메모리에서 리드(read) 또는 라이트(write) 등의 빠른 동작을 위해서 비트라인 등의 데이타 라인(Data line)을 일정 전압 레벨로 미리 충전시켜 사용하는 바, 이를 프리차지라 한다.
따라서, 프리차지 드라이버는 DRAM 등의 내부에서 코아 동작(Core operation)시 데이타 라인을 일정 전압 레벨(예컨대, 전원전압(VDD)레벨, 접지전압(GND)레벨 또는 VDD/2레벨)로 프리차지시키는데 사용된다.
도 1은 종래기술에 따른 반도체 메모리 장치의 프리차지 드라이버를 도시한 상세 회로도이다.
도 1을 참조하면, 종래의 프리차지 드라이버는 프리차지 드라이버의 테스트 모드 동작을 제어하기 위한 테스트 모드 인에이블 신호(TME; Test Mode Enable)를 입력으로 하는 제어부(10)와, 테스트 모드 디스에이블시 제어부(10)의 두 출력 노드(n1, n2)에 응답하여 정상적인 동작을 수행하는 출력 드라이버(11)와, 출력 드라이버(11)와 출력 노드(n3)를 서로 공유하며 테스트 모드 인에이블시 전원전압단(VDD) 또는 접지전압단(GND)의 레벨로 출력단(Vout)과 연결된 예컨대 DRAM의 데이타 라인을 프리차지시키기 위한 테스트 모드 드라이버(12)를 포함한다.
구체적으로, 제어부(10)는 테스트 모드 인에이블 신호(TME)를 반전시키는 인버터(I1)와, 인버터(I1)의 출력을 NMOS 게이트의 입력으로 하고 테스트 모드 인에이블 신호(TME)를 PMOS 게이트의 입력으로 하여 제1바이어스 신호(B1)를 전달시키는 제1전달게이트(TG1)와, 인버터(I1)의 출력을 NMOS 게이트의 입력으로 하고 테스트 모드 인에이블 신호(TME)를 PMOS 게이트의 입력으로 하여 제2바이어스 신호(B2)를 전달시키는 제2전달게이트(TG2)와, 인버터(I1)의 출력을 게이트 입력으로 하고 전원전압단(VDD)과 제1노드(n1) 사이에 접속된 피모스 트랜지스터(P1)와, 테스트 모드 인에이블 신호(TME)를 게이트 입력으로 하고 제2노드(n2)와 접지전원단(GND) 사이에 접속된 NMOS 트랜지스터(N1)을 구비한다.
여기서, 제1노드(n1)는 제1전달게이트(TG1)을 통해 출력되는 제1바이어스 신호(B1)의 레벨을 갖으며, 제2노드(n2)는 제2전달게이트(TG2)을 통해 출력되는 제2바이어스 신호(B2) 레벨을 갖는다.
출력 드라이버(11)는 제1노드(n1)에 게이트가 접속되며 접원전압단(VDD)과 제3노드(n3) 사이에 접속된 PMOS 트랜지스터(P2)와, PMOS 트랜지스터(P2)와 제3노드(n3)를 공유하도록 제3노드(n3)와 접지전압단(GND) 사이에 접속되며 게이트가 제2노드(n2)에 접속된 NMOS 트랜지스터(N2)를 구비한다.
또한, 테스트 모드 드라이버(12)는 제2제어신호(T2)를 반전시키는 제2인버터(I2)와, 제2인버터(I2)에 의해 반전된 제2제어신호(T2)를 게이트 입력으로 하고 전원전압단(VDD)과 제3노드(n3) 사이에 접속된 PMOS 트랜지스터(P3)와, 제1제어신호(T1)를 게이트 입력으로 하고 피모스 트랜지스터(P3)와 제3노드(n3)를 공유하도록 제3노드(n3)와 접지전압단(GND) 사이에 접속된 NMOS 트랜지스터(N3)를구비한다.
도 2는 도 1의 프리차지 드라이버의 테스트 모드 동작을 제어하기 위한 테스트 모드 디코더를 도시한 상세 회로도이다.
도 2를 참조하면, 테스트 모드 디코더는 제1테스트 모드 신호(TM1)를 반전시키는 인버터(I3)와, 제2테스트 모드 신호(TM2)를 반전시키는 인버터(I4)와, 인버터(I3)의 출력과 제2테스트 모드 신호(TM2)를 논리곱 연산하는 제1논리곱 연산부(AND1)와, 인버터(I4)의 출력과 제1테스트 모드 신호(TM1)를 논리곱 연산하는 제2논리곱 연산부(AND2)와, 제1테스트 모드 신호(TM1)와 제2테스트 모드 신호(TM2)를 논리곱 연산하는 제2논리곱 연산부(AND3)와, 제1 내지 제3 논리곱 연산부(AND1, AND2, AND3)의 출력을 논리합 연산하는 논리합 연산부(OR1)를 구비한다.
여기서, 제1논리곱 연산부(AND1)의 출력은 도 1의 제1제어신호(T1)가 되고, 제2논리곱 연산부(AND2)의 출력은 도 1의 제2제어신호(T2)가 되며, 논리합 연산부(OR1)의 출력은 도 1의 테스트 모드 인에이블 신호(TME)가 된다.
이하에서는 전술한 도 1의 프리차지 드라이버와 도 2의 디코더의 동작을 상세히 기술하는 바, 하기의 표 1은 도 1과 도 2에서의 동작에 따른 입출력 값을 도시한 진리표이다.
TM1 TM2 T1 T2 TME Vout
"L" "L" "L" "L" "L" 정상동작
"L" "H" "H" "L" "H" GND
"H" "L" "L" "H" "H" VDD
"H" "H" "L" "L" "H" 플로팅
먼저, 제1테스트 모드 신호(이하 TM1이라 함)와 제2테스트 모드 신호(이하 TM2라 함)가 로직 로우(이하 'L'이라 함) 일 경우, 도 2에서 제1논리곱 연산부(이하 AND1이라 함)의 두 입력은 각각 로직 하이(이하 'H'라 함)와 'L'이므로 제1제어신호(이하 T1이라 함)은 'L'이 되고, 제2논리곱 연산부(이하 AND2라 함)의 두 입력은 각각 'L'과 'H'가 되어 제2제어신호(이하 T2라 함)는 'L'이 되며, AND1과 AND2 및 AND3의 출력이 모두 'L'이므로 논리합 게이트(이하 OR1이라 함)의 출력인 테스트 모드 인에이블 신호(이하 TME라 함) 또한 'L'이 됨을 알 수 있다.
이 때, 도 1에서의 동작을 살펴보면, T1과 T2가 모두 'L'이므로 P3와 N3는 모두 턴-오프되고, P1과 N1은 턴-오프되며, TG1과 TG2는 모두 턴-온되어 제1 및 제2바이어스 신호(이하 B1, B2라 함)가 인가되어 P2와 N2가 모두 턴-온되므로 VDD에서 P2와 N2를 거쳐 GND로의 전류 패스가 형성되어 Vout을 통해 정상적인 동작(Normal operation)이 이루어진다.
이어서, TM1이 'L'이고 TM2가 'H'일 경우, 도 2에서 AND1의 두 입력은 모두 'H'이므로 T1은 'H'가 되고, AND2의 두 입력은 모두 'L'가 되어 T2는 'L'이 되며, AND1과 AND2 및 AND3의 출력이 각각 'H'와 'L' 및 'L' 이므로 OR1의 출력인 TME는 'H'가 되어 프리차지 동작이 이루어짐을 알 수 있다.
이 때, 도 1에서의 동작을 살펴보면, T2가 'L'이므로 그 반전된 값을 게이트 입력으로 하는 P3는 턴-오프되고, T1이 'H'이므로 N3는 턴-온된다. TME가 'H'이므로 TG1과 TG2는 모두 턴-오프되고, P1은 턴-온되어 n1은 VDD의 레벨 즉 'H'가 되므로 P2는 턴-오프되며, N1이 턴-온되어 n2가 GND의 레벨 즉 'L'가 되므로 출력 드라이버(11)은 디스에이블되며, 이 때 Vout에서는 턴-온된 N3에 의해 'L'인 GND 레벨로 프리차지된다.
이어서, TM1이 'H'이고 TM2가 'L'일 경우, 도 2에서 AND1의 두 입력은 모두 'L'이므로 T1은 'L'이 되고, AND2의 두 입력은 모두 'H'가 되어 T2는 'H'이 되며, AND1과 AND2 및 AND3의 출력이 각각 'L'와 'H' 및 'H' 이므로 OR1의 출력인 TME는 'H'가 되어 프리차지 동작이 이루어짐을 알 수 있다.
이 때, 도 1에서의 동작을 살펴보면, T2가 'H'이므로 그 반전된 값을 게이트 입력으로 하는 P3는 턴-온되고, T1이 'L'이므로 N3는 턴-오프된다. TME가 'H'이므로 TG1과 TG2는 모두 턴-오프되고, P1은 턴-온되어 n1은 VDD의 레벨 즉 'H'가 되므로 P2는 턴-오프되며, N1이 턴-온되어 n2가 GND의 레벨 즉 'L'가 되므로 출력 드라이버(11)은 디스에이블되며, 이 때 Vout에서는 턴-온된 P3에 의해 'H'인 VDD 레벨로 프리차지된다.
한편, TM1과 TM2가 모두 'H'일 경우, 도 2에서 AND1의 두 입력이 각각 'L'과 'H'이므로 T1은 'L'이 되고, AND2의 두 입력은 각각 'L'과 'H'가 되어 T2는 'L'이 되며, AND1과 AND2 및 AND3의 출력이 각각 'L'와 'L' 및 'H' 이므로 OR1의 출력인 TME는 'H'가 된다.
이 때, 도 1에서의 동작을 살펴보면, T2가 'L'이므로 그 반전된 값을 게이트 입력으로 하는 P3는 턴-오프되고, T1이 'L'이므로 N3 또한 턴-오프된다. TME가 'H'이므로 TG1과 TG2는 모두 턴-오프되고, P1은 턴-온되어 n1은 VDD의 레벨 즉 'H'가 되므로 P2는 턴-오프되며, N1이 턴-온되어 n2가 GND의 레벨 즉 'L'가 되므로 출력 드라이버(11)은 디스에이블되며, 이 때 Vout은 P3와 N3가 모두 턴-오프되어 있어 플로팅(Floating) 상태가 된다.
전술한 동작을 하는 종래의 프리차지 드라이버는 P2와 N2로 구성된 출력 드라이버를 통해 레벨을 만들고 테스트 모드를 사용하여 프리차지 레벨을 변경하고자 할 때는 P2와 N3로 구성된 테스트 모드 드라이버를 사용하여 출력 레벨을 만든다. 하지만, 전술한 출력 드라이버의 전류 드라이빙 능력(Current driving ability)은 정상 동작 드라이버 보다 적으므로 테스트 모드 동작시 출력 레벨이 원활하게 변경되지 않는다.
즉, 원하는 레벨까지의 도달 시간이 길어서 테스트 시간이 증가하게 되는 문제점이 발생한다.
본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 집적도 및 전류 드라이빙 능력을 향상시킨 프리차지 드라이버를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 프리차지 드라이버를 도시한 상세 회로도.
도 2는 도 1의 프리차지 드라이버의 테스트 모드 동작을 제어하기 위한 테스트 모드 디코더를 도시한 상세 회로도.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 프리차지 드라이버를 도시한 상세 회로도.
도 4는 도 3에 도시된 프리차지 드라이버의 테스트 모드 동작을 제어하기 위한 테스트 모드 디코더를 도시한 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 제어부 31 : 드라이버
상기 목적을 달성하기 위하여 본 발명은, 제1 및 제2노드를 가지며 테스트 모드 인에이블 신호를 입력으로 하여 프리차지 드라이버의 테스트 모드 동작을 제어하기 위한 제어부; 및 상기 제1 및 제2노드의 레벨 신호에 응답하여 동작하며 테스트 모드 디스에이블시 정상적인 출력 드라이버의 동작을 수행하고, 테스트 모드 인에이블시 프리차지 레벨을 변경하기 위한 테스트 모드 출력 드라이버의 동작을 수행하기 위한 드라이버부를 포함하는 프리차지 드라이버를 제공한다.
본 발명은 예컨대, DRAM 코아의 리드/라이트 동작시 필요한 프리차지 레벨 발생기의 테스트 모드를 사용하여 레벨을 튜닝(Tunning)하고자 할 때 등의 출력 드라이빙 능력을 향상시키기 위한 것으로 적은 드라이빙 능력에 의해 테스트 시간의 증가와 레벨 변동(Level fluctation) 등을 제거하고 개선시키며, 테스트 모드 동작시의 드라이버를 정상 동작시의 출력 드라이버와 공유하도록 함으로써 종래에 비해 레이아웃(Layout) 면적을 줄일 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 프리차지 드라이버를 도시한 상세 회로도이다.
도 3을 참조하면, 본 발명의 프리차지 드라이버는 테스트 모드 인에이블 신호(이하 TME라 함)를 입력으로 하여 프리차지 드라이버의 테스트 모드 동작을 제어하는 제어부(30)와, 제어부(30)의 두 출력 노드(n1, n2)에 응답하여 동작하며 테스트 모드 디스에이블시 정상적인 출력 드라이버의 동작을 수행하고, 테스트 모드 인에이블시 프리차지 레벨을 변경하기 위한 테스트 모드 출력 드라이버의 동작을 수행하기 위한 드라이버(31)를 구비하여 구성된다.
종래의 예에서는 정상 동작을 위한 출력 드라이버와 테스트 모드 동작을 위한 테스트 모드 출력 드라이버를 각각 구비하였는 바, 도 3에 도시된 본 발명의 일실시예에서는 종래의 두 제어신호를 제1 ∼ 제4제어신호(con_a, con_b, con_c, con_d)의 네개의 제어신호로 바꾸었으며, 종래의 경우 이러한 제어신호를 통해 테스트 모드 출력 드라이버를 제어하였으나, 본 발명에서는 이러한 제어신호를 제어부에 인가하여 제1 ∼ 제4제어신호(con_a, con_b, con_c, con_d)와 TME를 통해 프리차지 드라이버의 동작을 제어한다.
구체적으로, 제어부(30)는 TME를 반전시키는 인버터(I5)와, 인버터(I5)의 출력을 NMOS 게이트의 입력으로 하고 TME를 PMOS 게이트의 입력으로 하여 제1바이어스 신호(이하 B1이라 함)를 전달시키는 제1전달게이트(이하 TG3라 함)와, 인버터(I5)의 출력을 NMOS 게이트의 입력으로 하고 TME를 PMOS 게이트의 입력으로 하여 제2바이어스 신호(이하 B2라 함)를 전달시키는 제2전달게이트(이하 TG4라 함)와, 제1제어신호(이하 con_a라 함)를 게이트 입력으로 하고 전원전압단(이하 VDD라 함)과 n1 사이에 접속된 PMOS 트랜지스터(이하 P4라 함)와, 제2제어신호(이하 con_b라 함)을 게이트 입력으로 하고 P4와 n1을 공유하도록 n1과 접지전압단(이하 GND라 함) 사이에 접속된 NMOS 트랜지스터(이하 N4라 함)와, 제3제어신호(이하 con_c라 함)를 게이트 입력으로 하고 VDD와 n2 사이에 접속된 PMOS 트랜지스터(이하 P5라 함)와, 제4제어신호(이하 con_d라 함)을 게이트 입력으로 하고 P5와 n2를공유하도록 n2와 GND 사이에 접속된 NMOS 트랜지스터(이하 N5라 함)를 구비한다.
여기서, n1은 테스트 모드 동작시 con_a 또는 con_b에 의한 P4와 N4의 동작에 따라 정의되는 레벨을 갖으며, 테스트 모드 동작이 아닌 정상 동작시에는 TG3을 통해 전달되는 B1의 레벨을 갖는다.
또한, n2는 테스트 모드 동작시 con_c 또는 con_d에 의한 P5와 N5의 동작에 따라 정의되는 레벨을 갖으며, 테스트 모드 동작이 아닌 정상 동작시에는 TG4를 통해 전달되는 B2의 레벨을 갖는다.
드라이버(31)는 n1에 게이트가 접속되며 VDD와 출력단(이하 n3이라 함) 사이에 접속된 PMOS 트랜지스터(이하 P6라 함)와, P6와 n3을 공유하도록 n3과 GND 사이에 접속되며 게이트가 n2에 접속된 NMOS 트랜지스터(이하 N6이라 함)를 구비한다.
도 4는 도 3에 도시된 프리차지 드라이버의 테스트 모드 동작을 제어하기 위한 테스트 모드 디코더를 도시한 상세 회로도이다.
도 4를 참조하면, 테스트 모드 디코더는 제2테스트 모드 신호(이하 TM2라 함)를 반전시켜 con_a를 출력하는 인버터(I6)와, 제1테스트 모드 신호(이하 TM1이라 함)와 I6에 의해 반전된 TM2(즉, con_a)를 논리곱 연산하여 con_b를 출력하는 논리곱 연산부(이하 AND4라 함)와, TM1과 I6에 의해 반전된 TM2를 논리합 연산하여 con_c를 출력하는 제1논리합 연산부(OR2)와, TM1과 TM2를 논리합 연산하여 TME를 출력하는 제2논리합 연산부(이하 OR3라 함)를 구비한다.
여기서, con_d는 TM1과 같다.
이하에서는 전술한 도 3의 프리차지 드라이버와 도 4의 디코더의 동작을 상세히 기술하는 바, 하기의 표 2는 도 3과 도 4에서의 동작에 따른 입출력 값을 도시한 진리표이다.
TM1 TM2 con_a con_b con_c con_d TME Vout
"L" "L" "H" "L" "H" "L" "L" 정상동작
"L" "H" "L" "L" "L" "L" "H" GND
"H" "L" "H" "H" "H" "H" "H" VDD
"H" "H" "L" "L" "H" "H" "H" 플로팅
먼저, TM1과 TM2가 모두 로직 로우(이하 "L"이라 함) 일 경우, 도 4에서 AND4의 두 입력은 각각 "L"과 로직 하이(이하 "H"라 함)이므로 con_b는 "L"이 되고, OR2의 두 입력 또한 각각 "L"과 "H"이므로 그 출력인 con_c는 "H"가 된다.
TM1이 "L"이므로 con_d는 "L"가 되고, TM2가 "L"이므로 con_a는 그 역인 "H"가 된다. OR3의 두 입력이 모두 "L"이므로 TME는 'L'이 됨을 알 수 있다.
이 때, 도 1에서의 동작을 살펴보면, con_a와 con_c가 "H"이고 con_b와 con_d가 "L"이므로 P4, N4, P5 및 N5는 모두 턴-오프되며, 이 때, TME가 "L"이므로 TG1과 TG2는 모두 턴-온되어 B1과 B2가 인가되어 P6과 N6이 모두 턴-온되므로 VDD에서 P6과 N6을 거쳐 GND로의 전류 패스가 형성되어 n3을 통해 Vout이 출력되는 정상적인 동작이 이루어진다.
이어서, TM1이 "L"이고 TM2가 'H'일 경우, 도 4에서 AND4의 두 입력은 모두 "L"이므로 con_b는 "L"이 되고, OR2의 두 입력 또한 모두 "L"이므로 그 출력인 con_c도 "L"이 된다.
TM1이 "L"이므로 con_d는 "L"가 되고, TM2가 "H"이므로 con_a는 그 역인 "L"이 된다. OR3의 두 입력은 각각 "L"과 "H"이므로 TME는 'H'가 되어 프리차지 동작이 이루어짐을 알 수 있다.
이 때, 도 3에서의 동작을 살펴보면, con_a와 con_c가 각각 "L"이므로 P4와 P5는 턴-온되어 n1과 n2는 VDD 레벨 즉 "H" 값을 갖게 된다. 이 때, con_b와 con_d 또한 모두 "L"이므로 N4와 N5는 턴-오프된다.
TME가 'H'이므로 TG3과 TG4는 모두 턴-오프되며, n1이 "H"이므로 P6은 턴-오프되고, n2가 "H"이므로 N6은 턴-온되므로, 이 때 Vout은 턴-온된 N6에 의해 'L'인 GND 레벨로 프리차지된다.
이어서, TM1이 "H"이고 TM2가 "L"일 경우, 도 4에서 AND4의 두 입력은 모두 "H"이므로 con_b는 "H"가 되고, OR2의 두 입력 또한 모두 "H"이므로 그 출력인 con_c도 "H"가 된다.
TM1이 "H"이므로 con_d는 "H"가 되고, TM2가 "L"이므로 con_a는 그 역인 "H"가 된다. OR3의 두 입력은 각각 "H"와 "L"이므로 TME는 'H'가 되어 프리차지 동작이 이루어짐을 알 수 있다.
이 때, 도 3에서의 동작을 살펴보면, con_a와 con_c가 각각 "H"이므로 P4와 P5는 턴-오프되며, con_b와 con_d 또한 모두 "H"이므로 N4와 N5는 턴-온되어 n1과 n2는 GND 레벨 즉 "L" 값을 갖게 된다.
TME가 'H'이므로 TG3과 TG4는 모두 턴-오프되며, n2가 "L"이므로 N6은 턴-오프되고, n1이 "L"이므로 P6은 턴-온되므로, 이 때 Vout은 턴-온된 P6에 의해 'H'인VDD 레벨로 프리차지된다.
한편, TM1과 TM2가 모두 'H'일 경우, 도 4에서 AND4의 두 입력이 각각 'H'와 'L'이므로 con_b는 "L"가 되고, OR2의 두 입력 또한 각각 'H'와 'L'이므로 그 출력인 con_c는 "H"가 된다.
TM1이 "H"이므로 con_d는 "H"가 되고, TM2가 "H"이므로 con_a는 그 역인 "L"이 된다. OR3의 두 입력은 모두 "H"이므로 TME는 'H'가 된다.
이 때, 도 3에서의 동작을 살펴보면, con_b가 "L"이므로 N4는 턴-오프되고, con_a가 "L"이므로 P4는 턴-온되어 n1은 VDD 레벨 즉 "H'의 값을 갖으므로, P6는 턴-오프된다.
con_c가 "H"이므로 P5는 턴-오프되고 con_d가 "H"이므로 N5는 턴-온되어 n2는 GND 즉, "L" 값을 갖으므로, N6는 턴-오프된다.
또한, TME가 'H'이므로 TG1과 TG2는 모두 턴-오프되어 B1과 B2가 각각 P6과 N6의 게이트로 전달되지 못해 드라이버(31)은 디스에이블되며, 이 때 Vout은 P6과 N6이 모두 턴-오프되어 있어 플로팅 상태가 된다.
전술한 바와 같이 이루어지는 본 발명은, 예컨대, DRAM 코아의 리드/라이트 동작시 필요한 프리차지 레벨 발생기의 테스트 모드 신호를 사용하여 레벨을 튜닝하고자 할 때, 테스트 모드 출력 드라이버를 정상 동작시의 출력 드라이버를 공유하도록 함으로써, 종래의 문제점 중의 하나인 드라이빙 능력의 저하에 따른 테스트 시간 증가과 레벨 변동 등의 문제점을 개선할 수 있으며, 아울러 별도의 테스트 모드 출력 드라이버를 구비하지 않아 레이아웃 면적을 줄일 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 테스트 모드용 출력 드라이버를 별도로 구비하지 않아 드라이빙 능력을 향상시킬 수 있고 레이아웃 면적을 줄일 수 있어, 궁극적으로 반도체 집적 소자의 집적도와 성능을 향상시킬 수 있는 효과를 기대할 수 있다.

Claims (7)

  1. 제1 및 제2노드를 가지며 테스트 모드 인에이블 신호를 입력으로 하여 프리차지 드라이버의 테스트 모드 동작을 제어하기 위한 제어수단; 및
    상기 제1 및 제2노드의 레벨 신호에 응답하여 동작하며 테스트 모드 디스에이블시 정상적인 출력 드라이버의 동작을 수행하고, 테스트 모드 인에이블시 프리차지 레벨을 변경하기 위한 테스트 모드 출력 드라이버의 동작을 수행하기 위한 드라이버 수단
    을 포함하는 프리차지 드라이버.
  2. 제 1 항에 있어서,
    상기 제어수단은,
    상기 제1노드를 제어하기 위한 제1 및 제2제어신호와, 상기 제2노드를 제어하기 위한 제3 및 제4제어신호를 각각 입력으로 하며,
    상기 제1 내지 제4제어신호는 상기 테스트 모드 동작시 모두 동일한 로직을 갖는 것을 특징으로 하는 프리차지 드라이버.
  3. 제 2 항에 있어서,
    상기 제1제어신호 및 상기 제3제어신호는 상기 정상 동작시 동일한 제1로직을 갖으며, 이 때 상기 제2제어신호 및 제4제어신호는 상보적인 제2로직을 갖는 것을 특징으로 하는 프리차지 드라이버.
  4. 제 3 항에 있어서,
    상기 제어수단은,
    상기 제1제어신호를 게이트 입력으로 하고 전원전압단과 상기 제1노드 사이에 접속된 제1PMOS 트랜지스터;
    상기 제2제어신호를 게이트 입력으로 하고 상기 제1노드와 접지전압단 사이에 접속된 제1NMOS 트랜지스터;
    상기 제3제어신호를 게이트 입력으로 하고 전원전압단과 상기 제2노드 사이에 접속된 제2PMOS 트랜지스터; 및
    상기 제4제어신호를 게이트 입력으로 하고 상기 제2노드와 접지전압단 사이에 접속된 제2NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 프리차지 드라이버.
  5. 제 4 항에 있어서,
    상기 드라이버 수단은,
    상기 제1노드의 신호를 게이트 입력으로 하고 전원전압단과 출력단 사이에 접속된 제3PMOS 트랜지스터와, 상기 제2노드의 신호를 게이트 입력으로 하고 상기 출력단과 접지전압단 사이에 접속된 제3NMOS 트랜지스터를 포함하는 것을 특징으로 하는 프리차지 드라이버.
  6. 제 5 항에 있어서,
    상기 제어수단은,
    테스트 모드 인에이블 신호를 반전시키기 위한 제1인버터;
    상기 제1인버터의 출력을 NMOS 게이트의 입력으로 하고 상기 테스트 모드 인에이블 신호를 PMOS 게이트의 입력으로 하여 제1바이어스 신호를 상기 제1노드로 전달하기 위한 제1전달게이트와,
    상기 제1인버터의 출력을 NMOS 게이트의 입력으로 하고 상기 테스트 모드 인에이블 신호를 PMOS 게이트의 입력으로 하여 제2바이어스 신호를 상기 제2노드로 전달하기 위한 제2전달게이트를 더 포함하는 것을 특징으로 하는 프리차지 드라이버.
  7. 제 6 항에 있어서,
    상기 제1제어신호는 제2테스트 모드 신호를 반전시킨 값을 갖으며, 상기 제2제어신호는 상기 제2테스트 모드 신호를 반전시킨 값과 제1테스트 모드 신호를 논리곱 연산한 값을 갖으며, 상기 제3제어신호는 상기 제2테스트 모드 신호를 반전시킨 값과 상기 제1테스트 모드 신호를 논리합 연산한 값을 갖으며, 상기 제4제어신호는 상기 제1테스트 모드와 동일한 값을 갖으며, 상기 테스트 모드 인에이블 신호는 상기 제1테스트 모드 신호와 상기 제2 태스트 모드 신호를 논리합 연산한 값을 갖으며 상기 제1테스트 모드 신호와 상기 제2테스트 모드 신호는 2비트의 논리값을 갖는 것을 특징으로 하는 프리차지 드라이버.
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* Cited by examiner, † Cited by third party
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