KR20040071692A - 집적 회로용의 란탄족 계열의 층상 초격자 물질들 - Google Patents

집적 회로용의 란탄족 계열의 층상 초격자 물질들 Download PDF

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KR20040071692A
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bismuth
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카를로스 에이. 파즈데아라우조
래리 디. 맥밀란
나라얀 소래이아플안
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시메트릭스 코포레이션
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Abstract

본 발명의 집적 회로(40)는 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄 중 1개 이상을 포함하는 층상 초격자 물질(57)을 포함한다. 이들 원소들은 층상 초격자 물질들 내에서 A-사이트 원소들 또는 초격자 발생기 원소들일 수 있다. 일 실시 형태에서, 이들 원소들 중 1개 이상은 비스무트 층상 물질에서
비스무트를 치환시킨다. 이들은 또한 다음 원소들: 즉, 스트론튬, 칼슘, 바륨, 비스무트, 카드뮴, 납, 티탄, 탄탈, 하프늄, 텅스텐, 니오븀, 지르코늄, 비스무트, 스칸듐, 이트륨, 란탄, 안티몬, 크롬, 탈륨, 산소, 염소 및 불소 중 1개 이상과 조합되어 사용되는 것이 바람직하다. 이들 물질들 중 일부는 비교적 낮은 온도에서 결정화되는 강유전체이다. 다른 물질들은 장기간의 사용 과정에서 저하되지 않거나 브레이크 다운되지 않는 높은 유전체 상수 물질들이다.

Description

집적 회로용의 란탄족 계열의 층상 초격자 물질들{LANTHANIDE SERIES LAYERED SUPERLATTIC MATERIALS FOR INTEGRATED CIRCUIT APPLICATIONS}
최근 50년 동안 메모리 소자가 강유전성 전계 효과 트랜지스터(FET)인 메모리를 디자인할 수 있는 것으로 가정되어 왔다. Orlando Auciello, James F. Scott, 및 Ramamoorthy Ramesh, "The Physics of Ferroelectric Memories", Physics Today, 제51권, 제7호, 1998년 7월, 제22-27페이지 참조. 작동하는 강유전성 메모리를 생산하는 것은 층상 초격자 물질들의 낮은 피로 특성들이 발견되기 10여년 전까지 어려운 것으로 생각되었다. Par de Araujo 등에게 1996년 5월 21일자로 발행된 미합중국 특허 제5,519,234호 참조. 층상 초격자 물질들의 2가지 일반적인 서브클래스들이 공지되어 있다. 한가지 잘 공지된 서브클래스는 층들 중의 하나가 회티탄성류인 것이고, 이들은 종종 "층상 회티탄석들"이라 칭한다. 다른 잘 공지된 서브클래스는 모든 층상 초격자 물질들이 비스무트를 함유하는 것이고, 이들은 종종 "비스무트 층상 물질들" 또는 "2층상 물질들"이라 칭한다. 층상 초격자 물질들은 집적 회로들 중에서 높은 유전 상수 물질들로서 유용한 것으로 입증되고 있다. 상기 참조 특허 제5,519,234호 및 Par de Araujo 등이 2001년 10월 11일자로 출원한 미합중국 특허 출원 제09/686,552호 참조.
상기 특허 및 그에 따르는 기타 문헌에 개시된 층상 초격자 물질들 실시 가능한 상용 강유전체 메모리들을 유도하고 예를 들면 FETs 및 DRAMS에서 높은 유전 상수 물질들로서 유용한 것으로서 입증되었지만, 이들 물질들은 일반적으로 배리어 층들 및 그들 중의 물질들이 반도체들로 이동하는 것을 방지하는 다른 구조물들 및 일반적으로 층상 물질들과 조합하여 사용되는 MOSFETS 등의 종래의 집적 회로 디바이스들 내의 기타 물질들과 사용될 필요가 있다. 더욱이, 선행 기술 문헌에 기재된 층상 초격자 물질들은 600℃ 내지 850℃ 범위의 비교적 높은 온도들에서 형성될 수 있고, 단, 그 범위보다 낮은 부분에서 제조될 수 있는 물질들은 일반적으로 유전 상수 및 분극률 등의 중요한 전기적 특성들에서 열등하다. 또한, 선행 기술의 층상 초격자 물질들의 전자적 특성들은 우수한 상용 디바이스들을 생산하기에 충분하지만, 그 특성들은 제조 공정들이 우수한 제품들을 얻기 위해 조심스럽게 제어되어야 한다는 것이다. 예를 들면, 실험실에서 선행 기술의 층상 초격자 물질들은 30 마이크로쿨롱/cm2(μ/cm2)에 이르는 2Pr의 분극률을 생산하지만, 상용 프로세싱의 구속 요건들은 약 12μ/cm2내지 약 18μ/cm2의 분극률을 초래한다. 적어도 7μ/cm2의 분극률이 실시 가능한 메모리들에 요구되고, 약 12μ/cm2의 분극률을 갖는 것이 바람직하고, 프로세싱에 있어서 오류에 대한 훨씬 더 많은 여지가 없다.따라서, 종래의 집적 회로 물질들 및 구조물들과 보다 잘 조화될 수 있고, 보다 낮은 온도에서 형성될 수 있고, 양호한 전자 특성들을 갖는 층상 초격자 물질들에 대한 필요성이 남아 있다.
본 발명은 집적회로들(ICs)에 사용하기 위한 강유전성 및 큰 유전 상수 물질들에 관한 것이며, 보다 상세하게는 층상 회티탄석들(perovskites) 등의 층상 초격자 물질들에 관한 것이다.
본 발명은 다음 원소들: 즉, 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테늄(Lu)을 함유하는 층상 초격자 물질들을 제공함으로써 상기 문제점을 해결한다. 이들 원소들은 층상 초격자 물질들 내에서 A-사이트 원소들 또는 초격자 발생기 원소들일 수 있지만, 바람직하게는 이들 원소는 비스무트 층상 물질들 내에서 A-사이트 격자 지점들을 점유하거나 또는 비스무트에 대한 부분 치환시킨다. 후자의 경우에 란탄족이 사용될 수도 있다. 이들 역시 다음 원소들, 스트론튬, 칼슘, 바륨, 비스무트, 카드뮴, 납, 티탄, 탄탈, 하프늄, 텅스텐, 니오븀, 지르코늄, 비스무트, 스칸듐, 이트륨, 란탄, 안티몬, 크롬, 탈륨, 산소, 염소 및 불소 중 1개 이상과 조합되어 사용되는 것이 바람직하다.
본 발명에 따른 신규 물질들은 강유전체이거나 또는 상유전체, 즉 통상의 유전체일 수 있다. 이들은 바람직하게는 메모리들, 커패시터들 및 FETS, 강유전성 FETs, MOSFETs를 포함하는 트랜지스터들에 사용될 수 있지만, 헤테로접합 쌍극자 트랜지스터들, BiCMOS 디바이스들, 적외선 감지 셀들, 및 기타 IC 디바이스들 등의 다른 집적 회로 디바이스들에 사용될 수도 있다.
본 발명은 기판; 및 기판 상에 형성된 층상 초격자 물질의 박막을 포함하는 집적 회로를 제공하고, 이 박막은 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 원소를 포함한다. 바람직하게는, 층상 초격자 물질의 박막은 티탄을 포함하기도 한다. 바람직하게는, 이 원소는 세륨, 네오디뮴, 디스프로슘 또는 가돌리늄을 포함한다. 바람직하게는, 이 박막은 강유전체이다. 바람직하게는, 이 박막은 메모리의 일부를 형성한다.
다른 국면에서, 본 발명은 기판; 및 기판 상에 형성된 층상 초격자 물질의 박막을 포함하는 집적 회로를 제공하고, 이 층상 초격자 물질은 A-사이트 원소, B-사이트 원소, 초격자 발생기 소자 및 음이온을 포함하고, A-사이트 원소는 란탄, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 원소를 포함한다.
추가의 국면에서, 본 발명은 기판; 및 기판 상에 형성된 층상 초격자 물질의 박막을 포함하는 집적 회로를 제공하고, 이 박막은 Am-1(Bi1-XLanX)2MmO3m+3의 식을 갖고, 여기서 A는 A-사이트 원소이고, M은 B-사이트 원소이고, O는 산소이고, m은 정수 또는 분수이고, Lan은 란탄, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 1개 이상의 물질들을 나타내고, 0<x<1이다. 바람직하게는, 층상 초격자 물질은 (Bi1-XLanX)4Ti3O12의 식을 갖는다. 바람직하게는, 0.1#x#0.9이다. 가장 바람직하게는, 0.1#x#0.5이다. 바람직하게는, 이 식은 A(Bi1-XLanX)2Ta1-yNbyO3를 포함하고, 여기서 A=Sr, Ca, Ba 또는 Pb이고, 1#y#0이다. 대안으로, 이 식은 (Bi1-XLanX)2Bi4Ti3O15를 포함한다. 추가의 실시 형태에서, 이 식은 A(Bi1-XLanX)4Ti4O15를 포함하고, 여기서 A=Sr, Ca, Ba 또는 Pb이다. 추가의 실시 형태에서, 이 식은 바람직하게는 A2(Bi1-XLanX)4Ti5O13을 포함하고, 여기서 A=Sr, Ca, Ba 또는 Pb이다. 또 다른 실시 형태에서, 이 식은 (AZ-1Lan[2/3]Z)m-1Bi2MmO3m+3을 포함하고, 여기서 A는 란탄족 이외의 A-사이트 원소이고, M은 B-사이트 원소이고, Lan은 란탄, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄 중의 1개 이상이고, 0<z#1이고, m은 정수 또는 분수이고; 이 실시 형태에서, 바람직하게는, 0.1#z#0.9이고, 가장 바람직하게는, 0.1#z#0.5이다. 이 실시 형태에서, 이 식은 바람직하게는 Lan2/3Bi2TayNb1-yO3을 포함하고, 여기서 1#y#0이다. 또 다른 실시 형태에서, 이 식은 (A1-ZLan[2/3]Z)m-1(Bi1-XLanX)2MmO3m+3을 포함하고, 여기서 0<z#1이고; 이 실시 형태에서, 이 식은 바람직하게는 (Bi1-ZLanZ)2/3(Bi1-XLanx)2B2O3을 포함하고, 여기서 B는 B-사이트 원소이다. 모든 상기 실시 형태에서, 바람직하게는, 층상 초격자 물질의 박막은 티탄을 포함한다. 바람직하게는, 상기 실시 형태들에서, Lan은 바람직하게는 란탄, 네오디뮴, 디스프로슘, 세륨 또는 가돌리늄을 나타낸다. 또한, 이 박막은 바람직하게는 강유전체이고, 이 박막은 메모리의 일부를 형성한다.
다른 국면에서, 본 발명은 기판; 및 기판 상에 형성된 비스무트 층상 초격자 물질의 박막을 포함하는 집적 회로를 제공하고, 여기서 란탄족 원소는 비스무트 층상 물질에서 비스무트에 대해 부분적으로 치환된다.
또 다른 국면에서, 본 발명은 메모리 디바이스의 제조 방법을 제공하고, 이 방법은 기판을 제공하는 단계; 기판 상에 메모리 셀을 형성하는 단계; 및 기판 상에 메모리를 완성하는 단계를 포함하고, 상기 기판 상에 메모리 셀을 형성하는 단계는 박막 내에 층상 초격자 물질 구조를 자발적으로 형성하는 단계를 포함하고, 층상 초격자 물질은 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 원소를 포함한다. 바람직하게는, 이 층상 초격자 물질은 또한 비스무트를 포함한다. 바람직하게는, 이 층상 초격자 물질은 또한 티탄을 포함한다. 바람직하게는, 상기 원소는 란탄, 네오디뮴, 세륨, 디스프로슘 또는 가돌리늄을 포함한다. 바람직하게는, 층상 초격자 물질은 강유전체이다.
또 다른 국면에서, 본 발명은 또한 집적 회로의 제조 방법을 제공하고, 이 방법은 기판을 제공하는 단계; 기판 상에 층상 초격자 물질의 박막을 형성하는 단계; 및 기판 상에 집적 회로를 완성하는 단계를 포함하고, 이 층상 초격자 물질은 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 원소를 포함한다.
또 다른 국면에서, 본 발명은 강유전체 메모리의 제조 방법을 제공하고, 이 방법은 기판 상에 제1 전극을 형성하는 단계; 제1 전극 상에 강유전성 층상 초격자 물질의 박막을 형성하는 단계; 및 상기 강유전성 층상 초격자 물질 상에 제2 전극을 형성하는 단계를 포함하고, 상기 층상 초격자 물질은 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 원소를 포함한다.
또 다른 국면에서, 본 발명은 강유전성 층상 초격자 물질의 제조 방법을 제공하고, 이 방법은 기판을 제공하는 단계; 층상 초격자 물질을 형성하기에 적절한 복수개의 금속들을 포함하는 액체 전구체를 제공하는 단계; 이 액체 전구체를 기판에 도포하는 단계; 및 기판 상에서 전구체를 처리하여 제1 기판 상에 금속을 함유하는 층상 초격자 물질을 형성하는 단계를 포함하고, 상기 금속들은 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 원소를 포함한다. 바람직하게는, 이 전구체 액체는 알콕시화 금속들 및 카르복실화 금속들로 구성된 군으로부터 선택된 금속 화합물을 포함한다. 바람직하게는, 전구체 액체는 그룹 내의 금속들 중의 하나의 알콕시화물을 포함하는 금속 화합물을 포함한다. 바람직하게는, 액체 전구체는 옥탄을 포함한다. 바람직하게는, 도포 단계 및 처리 단계는 금속 유기 화학적 증착(MOCVD)을 포함한다. 바람직하게는, MOCVD는 500℃ 내지 850℃의 온도에서 수행되고, 가장 바람직하게는 500℃ 내지 700℃의 온도에서 수행된다. 바람직하게는, 처리 단계는 진공에 노출시키는 단계, 자외선에 노출시키는 단계, 전기 포올링, 건조, 가열, 굽기, 고속 열처리(RTP) 및 어니일링 단계로 구성된 군으로부터 선택된 프로세스를 포함한다. 바람직하게는, 처리 단계는 300℃ 미만의 온도에서 건조시키는 단계를 포함한다. 바람직하게는, 이 처리 단계는 500℃ 내지 750℃의 온도에서 퍼네이스 어니일링 단계를 포함한다. 바람직하게는, 이 처리 단계는 500℃ 내지 750℃의 온도에서 RTP를 포함한다. 대안으로, 도포 단계는 스핀-온 프로세스 또는 분무 증착 프로세스를 포함한다. 바람직하게는, 층상 초격자 물질은 또한 비스무트를 포함한다. 바람직하게는, 이 전구체는 층상 초격자 물질을 형성하는데 필요한 화학양론적 양의 초과량의 비스무트를 함유한다. 바람직하게는, 이 층상 초격자 물질은 또한 티탄을 포함한다. 바람직하게는, 이 원소는 란탄, 네오디뮴, 세륨, 디스프로슘 또는 가돌리늄을 포함한다.
본 발명은 종래의 집적 회로 원소들과 보다 조화로운 강유전성 메모리를 제공할 뿐만 아니라, 보다 제조 용이하고 보다 환경 친화적인 것을 제공한다. 본 발명의 다른 특징들, 목적들 및 장점들은 수반되는 도면들과 관련하여 판독할 때 다음 설명으로부터 명백해질 것이다.
도면의 간단한 설명
도 1은 본 발명에 따른 강유전성 FET 메모리 셀의 바람직한 실시예의 단면도를 나타내고;
도 2는 본 발명에 따른 FET의 게이트 구조의 하나의 대안의 실시 형태를 예시하며;
도 3은 본 발명에 따른 전계 효과 트랜지스터 및 커패시터를 갖는 DRAM 또는 FERAM 메모리의 단면도이고;
도 4는 본 발명에 따른 MFM-MIS FET의 대안의 실시 형태의 단면도이며;
도 5는 메모리 셀들의 그룹들이 직렬로 연결된 강유전성 메모리의 대안의 실시 형태의 일부를 나타내고;
도 6은 도 1 ~ 4에 나타낸 것들과 같은 메모리 셀들 또는 도 5에 나타낸 바의 셀들의 그룹들을 이용하는 본 발명에 따른 집적 회로 메모리의 블록 회로도이며;
도 7은 강유전성 메모리를 제조하기 위한 본 발명의 방법(310)에 따른 제조 단계들의 흐름도.
바람직한 실시 형태의 상세한 설명
1. 개관
상기한 바와 같이, 그리고 아래 보다 상세히 고찰하는 바와 같이, 본 명세서에서 "층상 초격자 물질들"이라 칭하는 물질들은 집적 회로 디바이스들, 특히 집적 회로 메모리들에 사용하기에 적합하다. 아래 섹션 2에서, 우리는 층상 초격자 물질들 및 본 발명의 물질들에 사용된 특히 신규한 화학 원소들에 대한 일반화된 고찰을 제공할 것이다. 섹션 2는 또한 본 발명의 물질들이 사용된 전형적인 디바이스들에 대한 고찰을 포함한다. 섹션 3에서, 신규 원소들을 포함하는 층상 초격자 물질들의 전형적인 제형들이 개시될 것이다. 이들 전형적인 제형들은 선행 기술의층상 초격자 물질들의 전자적 특성들에 비해 우수하고, 특히 임의의 선행 기술의 강유전체 물질들에 비해 우수한 전자적 특성들을 제공한다. 섹션 4에서, 본 발명의 진보적인 물질들을 함유하는 집적 회로 디바이스들의 제조 방법의 실시예들이 제공될 것이다.
2. 본 발명의 전형적인 구조물들 및 물질들
도 1에 주의를 기울이면, 본 발명에 따른 강유전체 FET(40)의 단면도가 도시된다. FET(40)는 전형적인 강유전성 FET(FeFET)와 연관될 수 있는 모든 많은 층들을 하나의 장소에 예시하도록 설계된 비교적 복잡한 FET 구조물을 포함한다. 그러나, 게이트 전극(68) 및 강유전체층(57)을 제외한 모든 층들이 임의적임을 이해해야 한다. FET(40)는 바람직하게는 p-타입 규소이지만, 임의의 다른 적절한 반도체, 예를 들면 갈륨 아르세나이트, 실리콘 게르마늄 및 기타일 수 있는 기판(41)을 포함한다. 깊은 웰(43), 바람직하게는 n-타입 웰은 기판(41) 내에 형성되고, 덜 깊은 웰(45), 바람직하게는 p-타입 웰은 웰(43) 내에 형성된다. 도핑된 활성 영역들(42 및 44), 바람직하게는 n-타입 영역은 웰(45) 내에 형성된다. 우리는 일반적으로 이들 활성 영역들(42 및 44)을 소스/드레인들이라 칭하고, 그 이유는 이들이 그 영역에 인가되는 상대 전압들에 의존하여 소스 또는 드레인이 될 수 있기 때문이다. 채널 영역(46), 바람직하게는 n-타입 영역은 소스/드레인들(42 및 44)으로서 고도로 도핑되는 것이 아니라, 소스/드레인들(42 및 44) 사이에 형성된다. 게이트 구조물(61)은 채널 영역(46) 상의 기판(41) 상에 형성된다. 바람직한 실시 형태에서, 게이트 구조물(61)은 다중층 구조물이지만, 통상적으로 이것은 도 1에나타낸 모든 층들(51 내지 58)을 포함하지는 않을 것이다. 즉, 도 1에 나타낸 게이트 구조물(61)은 그 구조물 내에 포함될 수 있는 층들을 예시하는 경향이 있다. 연루된 기본 층들은 절연층(50), 부유하는 게이트층(59), 강유전성 층상 초격자 물질층(57) 및 게이트 전극층(58)이다. 종종 "게이트 산화물"이라 칭하는 절연층(50)은 층들(51, 52 및 53)을 포함하는 다중층 구조물로 나타나며, 이들 각각은 상이한 절연체이다. 바람직하게는, 층(51)은 기판(41)의 물질에 근접하게 관련되는 절연체이다. 바람직하게는, 층(52)은 2가지 기능: 즉, 그 위의 층들을 그 아래 층들에 접착시키는데 보조하는 기능; 및 그 위의 층들 내의 원소들이 그 아래 층으로 이동하는 것을 방지하는 기능 중 하나 또는 모두를 수행할 수 있는 버퍼 또는 인터페이스층이다. 절연층(53)은 게이트의 주요 절연층인 것으로 고려되고, 바람직하게는 FET의 효과적인 오퍼레이션에 적절한 유전 특성을 갖는 물질이다. 단일 물질은 층들(52 및 53), 또는 심지어 3개의 층들(51, 52 및 53) 모두의 기능을 수행할 수 있음을 이해해야 한다. 부유하는 도전 게이트(59)는 절연층(50) 상에 형성된다. 다시, 부유하는 게이트는 3개의 층(54, 55 및 56)으로서 도시된다. 일 실시 형태에서, 층(54)은 폴리실리콘층이고, 층(55)은 접착층이고, 층(56)은 백금 등의 금속층이다. 다른 실시 형태에서, 층(54)은 부유하는 게이트(59)가 그 아래 층에 접착하는 것을 보조하는 접착층이다. 이 실시 형태에서, 층(55)은 주요 부유 게이트층인 것으로 고려되고, 층(56)은 도전 배리어층이고, 그 목적은 그 위의 층들 내의 원소들이 그 아래 층들로 이동하는 것을 방지하는 것이다. 강유전성 층상 초격자 물질층(57)은 부유 게이트(59) 상에 형성된다. 강유전층(57) 및 게이트 전극(58)은 또한 다중층 구조물들일 수 있지만, 일반적으로 이들은 그렇지 않음을 이해해야 한다. 와이어링층들은 소스/드레인(42), 소스/드레인(44) 및 기판(41)에 대한 전기 접점들(62, 64 및 66)을 각각 형성한다. 접점(66)은 바람직하게는 깊은 웰(43)과 웰(45) 사이의 접합부에 얕은 p-웰(47) 상으로 배치된다. 게이트(58)는 바람직하게는 그 자신의 와이어링층과 통합되므로, 접점은 도시되지 않는다. 아래 상세히 고찰되는 바와 같이, 강유전성 FET(40)에서, 전하 저장 원소는 강유전성 층상 초격자 물질층(57)이다.
바람직하게는, 반도체(41)가 실리콘일 때, 절연층(51)은 이산화규소이다. 바람직하게는, 절연층(52)은 버퍼 또는 인터페이스층이고, 그의 목적은 그 위의 층들 내의 원소들이 그 아래의 반도체층 내로 이동하는 것을 방지하는 것이다. 이는 또한 그 위의 층들이 그 아래 층들에 부착하는 것을 보조할 수 있다. 버퍼층(52)은 Ta2O5를 포함하는 것이 바람직하지만, CeO2일 수도 있거나, 그 위의 층들의 원소들이 그 아래의 실리콘 층들로 이동하는 것을 방지하고(하거나) 부착되는 것을 보조하는 임의의 다른 적절한 물질일 수 있다. 층(53)은 바람직하게는 Ta2O5, SiO2, CeO2, ZrO2, Y2O3, YMnO2및 SrTa2O6으로부터 선택된 1개 이상의 물질들을 포함하는 게이트 절연체이다. 그의 두께는 바람직하게는 4나노미터(nm) 내지 50nm이다. 하나의 바람직한 실시 형태에서, 게이트 절연체(50)는 이산화실리콘의 층(51) 및 Ta2O5의 층(53)을 포함한다. 이러한 경우에, Ta2O5의 층은 주요 게이트 절연체로서 뿐만 아니라 버퍼층으로서 작용한다. 다른 실시 형태들에서, 게이트 절연체(53)는본 발명에 따른 1개 이상의 층상 초격자 물질들을 포함하는 높은 유전 상수 절연체이다.
강유전성 층상 초격자 물질들은 Paz de Araujo 등에게 1996년 5월 21일자로 발행된 미합중국 특허 제5,519,234호; Watanabe 등에게 1995년 7월 18일자로 발행된 동 제5,434,102호; Cuchiaro 등에게 1998년 7월 22일자로 발행된 동 제5,784,310호; Azuma 등에게 1998년 11월 24일자로 발행된 동 제5,840,110호; 및 Azuma 등이 1995년 3월 17일자로 출원한 미합중국 특허 출원 제08/405,885호에 개시되어 있다.
층상 초격자 물질들은 G.A. Smolenskii 등이 카탈로그로 만들었다. G.A. Smolenskii가 편집한 책 Ferroelctrics and Related Materials, ISSN 0275-9608의 제15장(Ferroelctrics and Related Phenomena 시리즈의 3권, 1984), 특히 섹션 15.3-15.7; G.A. Smolenskii, A.I. Agranovskaya, "Dielectric Polarization of Number of Complex Compounds", Fizika Tverdogo Tela, 제1권, 10호, 제1562-1572페이지(1959년 10월); G.A. Smolenskii, A.I. Agranovskaya, V.A. Isupov, "New Ferroelectrics of Complex Compounds", Soviet Physics - Technical Physics, 907-908페이지(1959); G.A. Smolenskii, V.A. Isupov, A.I. Agranovskaya, "Ferroelectrics fo the Oxygen-Octahedral Type With Layered Structure", Soviet Physics - Solid State, 제3권, 3호, 제651-655페이지(1961년 9월); E.C. Subbarao, "Ferroelectricity in Mixed Bismuth Oxides With Layer-Type Structure", J. Chem. Physics, 제34권, 제695페이지(1961); E.C. Subbarao, "AFamily of Ferroelectric Bismuth Compounds", J. Phys. Chem. Solids, 제23권, 제665-676페이지(1962); 및 M.E. Lines 및 A.M. Glass의 Principles and Applications of Ferroelectrics and Related Materials의 부록 F의 제8장, 241-292페이지 및 624-625페이지, 클레렌돈 프레스, 옥스포드, 1977, 620-632페이지 참조. 이들 물질들은 Smolenskii가 개략한 식들로 나타낼 수 있다:
(I) 식 Am-1Bi2MmO3m+3을 갖고, 여기서 A=Bi3+, Ba2+, Sr2+, Ca2+, Pb2+, K+, Na+및 기타 필적하는 크기의 다른 이온들이고, M=Ti4+, Nb5+, Ta5+, Mo5+, W5+, Fe3+및 기타 산소 옥타헤드럴을 점유하는 이온들이고; 이 기는 비스무트 티타네이트, Bi4Ti3O12를 포함하고; 이들은 여기서 Smolenskii 타입 I 화합물이라 칭하게 될 화합물들;
(II) 식 Am+1MmO3m+1을 갖고, 스트론튬 티타네이트, Sr2TiO4, Sr3Ti2O7및 Sr4Ti3O10등의 화합물들을 포함하고; 이들은 여기서 Smolenskii 타입 II 화합물이라 칭하게 될 화합물들; 및
(III) 식 AmMmO3m+2를 갖고, Sr2Nb2O7, La2Ti2O7, Sr5TiNb4O17및 Sr6Ti2Nb4O20등의 화합물들을 포함하는 화합물들. Sr2Nb2O7및 La2Ti2O7의 경우에 이 식은 일반식들과 일치하게 하기 위해 배로 만들 필요가 있고, 이들은 여기서 Smolenskii 타입 III 화합물이라 칭하게 될 것임에 주의해야 한다.
본 발명의 물질들은 상기 물질들 모두 + A-사이트 원소들 또는 특이적 란탄족을 포함하는 초격자 발생기 원소들을 포함하는 이들 물질들의 조합들 및 솔리드 용액들을 포함한다. 층상 초격자 물질들은 일반적으로 다음 식으로 요약될 수 있다:
(1) A1w1 +a1A2w2 +2... Ajwi +aiS1x1 +s1S2x2 +s2...Skxk +skB1y1 +b1B2y2 +b2...B1yl +blQz -2
여기서, A1, A2,...Aj는 구조물에서 A-사이트 원소들을 나타내고, 이는 스트론튬, 칼슘, 바륨, 비스무트, 납, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀 및 루테늄 등의 원소들일 수 있고; S1, S2 ... Sk는 통상적으로 비스무트인 초격자 발생기 원소들을 나타내지만, 이트륨, 스칸듐, 란탄, 안티몬, 크롬, 탈륨, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀 및 루테늄 등 및 원자가 +3의 기타 원소들의 물질들일 수 있고; B1, B2...BI는 구조물 내에 B-사이트 원소들을 나타내고, 이는 티탄, 탄탈, 하프늄, 텅스텐, 니오븀, 지로코늄 및 기타 원소들일 수 있고; Q는 음이온을 나타내고, 이는 일반적으로 산소이지만, 불소, 염소 및 이들 원소들의 혼성물, 예를 들면 옥시플로오라이드들의 다른 원소들일 수 있다. 식(1)에서 첨자들은 각각의 원소들의 원자가들을 지시하고, 예를 들면 Q가 산소인 경우, q=2이다. 첨자들은 1몰의 화합물에서 그 물질의 몰수를 나타내거나, 또는 단위 셀의 견지에서, 원소의 원자들의 수를 단위 셀 중에서 평균하여 나타낸다. 첨자들은 정수 또는 분수일 수 있다. 즉, 식(1)은 단위 셀이 물질 전반을 균일하게 변화시킬 수 있는 경우들; 예를 들면 Dy2/3Bi2(Ta0.75Nb0.25)2O9에서, B-사이트들의 75%는 탄탈 원자들에 의해 점유되고, B-사이트들의 25%는 니오븀 원자들에 의해 점유된다. 화합물 내에 단지 하나의 A-사이트 원소가 존재하는 경우, 그것은 "A1" 원소로 나타내고, w2.. wj는 모두 0과 같다. 화합물 내에 단지 하나의 B-사이트 원소가 존재하는 경우, 그것은 "B1" 원소로 나타내고, y2...yI은 모두 0과 같으며, 초격자 발생기 원소들에 대해 유사하다. 통상의 경우는 하나의 A-사이트 원소, 하나의 초격자 발생기 원소, 및 하나 또는 2개의 B-사이트 원소들이 존재하는 경우이지만, 식(1)은 본 발명이 A-사이트들, B-사이트들 및 초격자 발생기가 다중층 원소들을 가질 수 있는 경우들을 포함하는 경향이 있기 때문에 보다 일반적인 형태로 기입된다. z값은 다음 식에서 발견된다:
(2) (a1w1 + a2w2 ... + ajwj)+(s1x1 + s2x2 ... + skxk) + (b1y1 + b2y2 ... + b1y1) = qz
식(1)은 상기 1996년 5월 21일자로 발행된 미합중국 특허 제5,519,234호에서 고찰한 3가지의 Smolenskii 타입 화합물들 모두를 포함한다. 층상 초격자 물질들은 식(1)에 부합될 수 있는 모든 물질을 포함하지 않고, 독특한 대체 층들과 함께 결정질 구조물들을 형성하는 것들 만을 포함한다. 본 발명에 따른 층상 초격자 물질들은 다음 원소들: 즉, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀 및 루테늄을 포함하는 물질들이다.
식(1)은 타입 I 물질에 대해 w1=m-1, x1=2, y1=m, z=3m+3이고 다른 첨자들은 0과 동일하고; 타입 II 물질에 대해 w1=m+1, y1=m, z=3m+1이고 다른 첨자들은 0과 동일하고; 타입 III 물질에 대해 w1=m, y1=m, z=3m+2이고 다른 첨자들은 0과 동일한 3가지 Smolenskii 타입 화합물들 모두를 포함한다. Smolenskii 타입 I 식은 M=Ti 및 m=2에 대해서는 작동하지 않지만, 식(1)은 작동하는 것에 주의하자. 이것은 Smolenskii 식이 원자가들을 고려하지 않기 때문이다. 층상 초격자 물질들은 식(1)에 부합될 수 있는 모든 물질을 포함하지 않고, 결정화되는 중에 독특한 대체 층들과 함께 결정질 구조물들을 형성하는 것들 만을 포함한다. 결정화는 전형적으로 전구체 성분들의 혼합물을 열적으로 처리하거나 또는 어니일링시킴으로써 보조된다. 증가된 온도는 초격자-형성 잔기들이 열동력학적으로 선호되는 구조물들, 예를 들면 회티탄석류 옥타헤드라 내로의 오더링을 고무시킨다. S1, S2...Sk에 적용되는 바의 "초격자 발생기 원소들"이라는 용어는 혼합된 층상 초격자 물질 전반의 초격자 발생기 금속들의 균일한 랜덤한 분포에 반대되는 바와 같이, 이들 금속들이 2개의 회티탄석류 층들 사이에 개재된 집중된 금속산화물층의 형태로 특히 안정하다는 사실을 의미한다. 특히, 비스무트는 그것이 A-사이트 물질 또는 초격자 발생기로서 기능하게 허용하는 이온 반경을 갖지만, 비스무트는 임계 화학양론적 비율보다 적은 양으로 존재하는 경우, 비-회티탄석류 산화비스무트층으로서 자발적으로 집중될 것이다. 본 명세서에서 "층상 초격자 물질"이라는 용어는 도핑된 층상 초격자 물질들을 포함하기도 함을 이해해야 한다. 즉, 식(1)에 포함된 임의의 물질은 여러가지 물질들, 예를 들면 실리콘, 게르마늄, 우라늄, 지르코늄, 주석 또는 하프늄으로 도핑될 수 있다. 요약하자면, 본 발명의 물질들은
Smolenskii 식 및 원소들 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀 및 루테늄 + 상기 모든 물질들의 솔리드 용액들을 포함하는 식(1)로 기재된 바의 모든 물질들을 포함한다. 일반적으로, 바람직한 층상 초격자 물질들은 이들 층상 초격자 물질들의 다결정질 박막들을 포함한다. 본 발명의 물질들에 대한 바람직한 제형들은 아래 상세히 주어질 것이다.
본 명세서에서 "초격자"라는 용어는 초전도성 등의 일부 물리적 맥락에서 의미하는 것과는 약간 다른 것을 의미할 수 있다. 때때로, "초격자"라는 단어는 단결정 구조물들 만을 암시하기도 한다. 그러나, 본 발명에 따른 물질들은 바람직하게는 단결정은 아니다. 사실상, 오늘날 생산되는 물질들 중 어느 것도 단결정들은 아니지만, 이들 물질들의 단결정들이 제조될 수 있는 것으로 믿어진다. 본 발명의 물질들은 바람직하게는 다결정질이다. 다결정질 상태에서, 이들 물질들의 구조는 그레인 바운더리들, 포인트 결함들, 전위 로프들 및 기타 마이크로구조 결함들을 포함한다. 그러나, 각각의 그레인 내에서 Smolenskii 등에 의해 카탈로그로 만들어진 회티탄석류 물질들에 대해, 그 구조물은 상호 의존 방식으로 자발적으로 연결된 1개 이상의 회티탄석류 층들 및 1개 이상의 중간 비-회티탄석류 층들을 함유하는 지배적으로 반복 가능한 유닛들이다. "층상 초격자 물질들"이라는 용어는 제1층 및 제2층을 포함하는 결정 구조물들 내로 이들을 자발적으로 형성시키는 모든 물질들을 포함시키는 경향이 있고, 단 제1 및 제2 층들은 독특하게 상이한 결정 구조들을 가짐을 당업계의 숙련자라면 인식할 것이다. 회티탄석류 결정 구조물들을 형성하는 이들 물질들은 때때로 층상 회티탄석들이라 칭하며, 비스무트를 포함하는 것들은 때때로 Bi-층상 물질들이라 칭한다. 조성에 의한 초격자들 등의 헤테로구조들은 포함되지 않는다.
본 명세서에서 "화학양론"이라는 용어는 층상 초격자 물질들 등의 물질의 솔리드 필름 또는 이 물질을 형성하는 전구체 모두에 적용될 수 있다. 그것이 솔리드 박막에 적용될 때, 이는 최종 솔리드 박막 내의 각각의 원소의 실질적인 상대적인 양들을 보여주는 식을 의미한다. 전구체에 적용될 때, 그것은 전구체 내의 금속들의 몰비를 지시한다. "밸런스된" 화학양론적 식은 각각의 원소가 단지 점유된 결정 격자의 모든 사이트들과 함께 물질의 완벽한 결정 구조를 형성하기에 충분한 것이지만, 실제로는 실온에서 결정 내에서 약간의 결함들이 항상 존재할 것이다. 예를 들면, Nd2/3Bi2(TaNb)O9및 Nd2/3Bi2(Ta1.5Nb0.5)O9모두는 밸런스된 화학양론적 식들이다. 이와는 대조적으로, 디스프로슘, 비스무트, 탄탈 및 니오븀의 몰비가 각각 0.6, 2.18, 1.5 및 0.5인 디스프로슘 비스무트 탄탈 니오베이트에 대한 전구체는 언밸런스된 "화학양론적" 식, Nd0.6Bi2.13(Ta1.5Nb0.5)O9로 여기에 나타내고, 그 이유는 B-사이트 원소들 탄탈 및 니오븀에 대해 상대적으로 초과량의 비스무트 및 결핍량의 디스프로슘을 함유하기 때문이다. 당업계에서 산소 기호의 첨자는 금속들의 첨자 값들에 완전히 밸런스되도록 정정되지 않는 금속 산화물의 언밸런스된 화학양론적 식을 기록하는 것이 통상적이다.
본 명세서에 사용된 "전구체"라는 단어는 중간 전구체들 또는 최종 전구체들을 형성하기 위해 다른 전구체들과 혼합되는 하나의 금속 유기 용질을 함유하는 용액을 의미할 수 있거나, 또는 최종 액체 전구체 용액, 즉, 제조 중에 특정 표면에 도포될 용액이라 칭할 수 있다. 기판에 도포되는 바의 전구체는 통상적으로 "최종 전구체", "전구체 혼합물" 또는 단순히 "전구체"라 칭해진다. 임의의 경우에, 그 의미는 문맥에서 분명하다.
본 명세서에 사용된 "박막"이라는 용어는 그대로 집적 회로에 사용된다. 일반적으로, 이는 미크론보다 작은 두께의 필름을 의미한다. 본 명세서에 개시된 박막들은 대부분의 경우에 0.5 미크론 이하의 두께이다. 집적 회로 업계에서 이들 박막들은 집적 회로업계와 조화될 수 없는 완전히 상이한 공정에 의해 형성되는 거시적인 커패시터 업계의 층상 커패시터들에서 이른바 "박막들"과 혼동하지 말아야 한다.
부유하는 게이트(59) 및 게이트(58)는 바람직하게는 백금으로 제조되지만, 이들은 임의의 다른 적절한 도전체일 수 있다. 도 1에 도시된 바와 같이, 때때로 당업계에서 바닥 전극이라 칭해지는 부유 게이트(59)는 실시 형태에 의존하여 접착층(54 또는 55)을 포함할 수 있는 다중층 구조일 수 있다. 접착층은 전형적으로 티탄이고, 바람직하게는 대략 20nm 두께이다. 접착층 위의 층은 바람직하게는 100nm 내지 200nm 두께의 백금층이다. 부유 게이트(59)는 배리어층(56)을 포함할 수도 있고, 이는 바람직하게는 Ta2O5이지만, IrO2또는 기타 물질일 수 있고, 바람직하게는 약 4nm 내지 40nm 두께이다. FET(40)의 유일한 필수 부분들은 반도체(41), 강유전성 층상 초격자 물질층(57), 및 게이트(58)이다. 다른 층들은 임의적이다. 이들 중 1개 이상은 임의의 특정 실시 형태들에서 생략될 수 있다. 더욱이, 층들(51 -58)의 순서는 변화될 수 있으며, 추가의 층들이 부가될 수 있다.
집적 회로 디바이스들을 나타내는 도 1-4는 실제 집적 회로 디바이스의 임의의 특정 부분의 실질적인 평면도 또는 단면도를 의미하지는 않는 것을 이해해야 한다. 실제 디바이스들에서, 층들은 규칙적이지 않을 것이고 그 두께는 일반적으로 상이한 비율을 가질 것이다. 도면들은 대신에 달리 가능한 것보다 본 발명의 구조 및 프로세스를 보다 분명하고 완전하게 나타내기 위해 사용된 이상적인 표시들을 보여준다. 예를 들면, 층들의 여러 가지 두께가 상호 상대적으로 정정되는 경우, FET의 도면은 너무 작아서 분명히 볼 수 없거나 또는 종이 위에 들어 맞지 않는 층들을 가질 것이다.
"위에", "상으로", "상부", "상위", "아래에", "바닥", 및 "하위" 등의 배향에 관한 용어들은 반도체 기판(41)에 대해 상대적인 의미를 갖는다. 즉, 제2 원소가 제1 원소 "위에" 존재하는 경우, 이는 그것이 기판(41)에서 멀리 있고, 그것이 다른 원소 "아래에" 존재하는 경우, 그것은 다른 원소보다 기판(41)에 가깝게 존재하는 것을 의미한다. 기판(41)의 긴 치수는 수평 방향 및 도 1에서 종이 내로 및 밖으로의 방향으로 제한되는 기판 평면을 정의한다. 이러한 평면에 평행한 평면들은 본 명세서에서 "수평" 평면이라 칭하고, 이 평면에 수직인 방향들은 "수직"인 것으로 고려된다. 메모리 셀은 상대적으로 편평한 박막 층들을 전형적으로 포함한다. "측면" 또는 "측면으로"라는 용어는 박막 층들의 편평한 평면의 방향을 의미한다. 도 1에서, 측면 방향은 수평 방향일 수 있다. "아래 놓이다" 및 "위에 놓이다"라는 용어 역시 기판(41)의 견지에서 정의된다. 즉, 제1 원소가 제2의 "위에 놓인" 원소 "아래 놓인" 경우, 이는 제1 원소를 통해 통과하는 기판 평면에 수직인 직선이 제2 원소를 통해 역시 통과되는 것을 의미한다.
이 명세서는 반도체와 강유전성 또는 유전성 물질의 박막 사이에 배치된 버퍼 및(또는) 배리어층을 의미한다. "사이에"라는 용어는 버퍼 및(또는) 배리어층이 강유전성 물질의 필름 또는 반도체와 직접적으로 접촉하는 것을 의미하지 않는다. 버퍼 및(또는) 배리어층은 강유전체 또는 반도체와 접촉할 수 있지만, 전형적으로는 그렇지 않다. "위에"라는 용어는 또한 때때로 아래 놓인 기판 또는 층 상으로 집적 회로층을 증착 또는 형성할 때 명세서에서 유사하게 사용된다. "사이에" 또는 "위에"라는 용어와는 대조적으로, "바로 위에"라는 용어는 그것이 사용되는 여러 맥락에서 분명한 바와 같이 직접적인 접촉을 나타낸다.
본 명세서에서, "로우" 및 "컬럼"이라는 용어는 개시를 고무시키기 위해 사용되는 상대적인 용어들이다. 즉, 종래, 로우는 수평선 또는 정렬이고, 컬럼은 수직선 또는 정렬이었다. 그러나, 본 발명은 임의의 배열에서, 로우들은 컬럼들로 될 수 있고, 컬럼들은 단순히 90도, 270도 등으로 회전된 사시도로부터 배열을 봄으로써 로우들로 될 수 있을 것으로 예상된다. 따라서, 메모리 아키텍춰는 90도, 270도 등으로 회전되기 때문에, 발명의 요약, 명세서, 또는 청구의 범위에 개시된 본 발명으로부터, 그렇지 않으면 이 동일물은 본 발명에 의해 예상되는 아키텍춰들에서 벗어나 취할 수 없다.
"높은 유전 상수"라는 용어는 10 이상의 유전 상수를 의미한다. 집적 회로 커패시터들 및 트랜지스터들에서 종래의 유전체들은 약 4 또는 5의 유전 상수를 갖는다. 따라서, 높은 유전 상수 물질은 집적 회로에 사용된 종래의 유전성 물질의 유전 상수의 적어도 2배의 유전 상수를 갖는다.
도 1로 돌아가서, 오퍼레이션 동안에, 전압 Va가 소스(42)에 인가되고, 전압 Vb가 기판(41)에 인가되고, 전압 Vd가 드레인(44)에 인가되고, 게이트 전압 Vg가 게이트(58)에 인가된다. 이들 전압은 높거나 또는 로직 "1" 전압, 낮거나 로직 "0" 전압, 일반적으로 "Z"로 지정된 개방되거나 또는 높은 저항 상태, 또는 로직 "0" 및 로직 "1" 상태 사이의 작은 양의 전압 또는 음의 전압일 수 있다. 판독 공정의 바람직한 실시 형태에서, 드레인 전압 Vd는 일반적으로 높은 전압보다 현저하게 낮은 작은 양의 값을 취한다.
예를 들면, 양의 기입 바이어스 전압 Vg가 게이트(58)에 인가되는 경우, 강유전성 박막(57) 상에 발휘되는 결과의 전계는 강유전성 박막(57)이 분극되게 하고, 심지어 전압 및 전계가 더 이상 인가되지 않은 후에 그러하다. 강유전성 박막(57) 내의 나머지 분극은 인터페이스 절연층(50)을 통해 전계를 채널 영역(46) 내로 발휘시키고, 전자들을 채널 영역(46) 내로 끌게 되고, 그에 따라 전류의 전도에 유효한 자유 전자들을 증가시킨다. 결과적으로, 드레인 전압 Vd가 판독 오퍼레이션에서 드레인 영역(44)에 인가될 때, 전류 센서는 채널 영역(46)을 가로지르는 높은 전류를 감지하고, 2진수 "1" 상태를 판독한다. 음의 Vg가 기입 오퍼레이션에서 게이트(58)에 인가될 때, 강유전성 박막(57) 내에서 결과의 나머지 분극은 전류-운반 전자들을 채널 영역(46)으로부터 반발하거나 또는 그곳으로 양의 호울들을 끌어당기고, 결과의 낮은 전류는 Vd가 판독 오퍼레이션에서 드레인(42)에 인가될 때 2진수 "0" 상태로 감지된다. 기입 바이어스 전압 Vg및 판독 바이어스 전압 Vd는 전형적으로 1볼트 내지 15볼트 범위이고, 가장 바람직하게는 약 2볼트 내지 5볼트 범위이다. 바람직하게는, 낮거나 또는 로직 "0" 전압은 0이거나 또는 바닥 상태이다. 강유전체(57)를 가로지른 전압이 강제 전압 이상일 경우, 물질(57) 내의 모든 강유전성 도메인들은 본질적으로 분극될 것이지만; 예를 들면 1.0볼트의 작은 전압이 일부 도메인들을 스위치시킬 것이다.
상기 고찰로부터, 강유전성 FET(40)에 저장된 데이터는 강유전성 층상 초격자 물질층(57)에서 분극 전하로서 저장된다. 따라서, 강유전체층(57)은 FeFET의 전하 저장 원소이다.
당업계에 잘 공지된 바와 같이, 강유전성 FET가 가공성 메모리를 제공해야 하는 경우, 게이트 전압 대 드레인 전류의 그래프는 히스테리시스 곡선에 따라야 한다. 0 게이트 전압에서 시작하면, 드레인 전류가 반드시 존재할 필요는 없고, 그 이유는 채널(46)의 저항이 매우 높기 때문이다. 게이트 전압이 증가함에 따라, 양의 임계 전압 +Vth에 도달할 때까지 드레인 전압이 남아있지 않다. 이러한 전압에서, 강유전체(57)는 ON 상태로 스위치되고, 캐리어들을 채널(46) 내로 끌어 당겨 드레인 전류를 유발한다. 이어서, 게이트 전압이 계속 증가됨에 따라, 드레인 전류는 포화 전류 Isat에 도달할 때까지 선형으로 증가한다. 포화 후, 게이트 전압이 증가함에 따라, 어떠한 전류의 증가도 없고, 커브는 계속 편평하다. 게이트 전압이 감소됨에 따라, 드레인 전류는 음의 임계 전압 -Vth에 도달할 때까지 동일하게 남아있다. 이어서, 드레인 전류는 강유전체가 OFF 상태로 스위치되는 지점에 도달할 때까지 선형으로 감소되고, 그 지점에서 드레인 전류는 0으로 된다. 드레인 전류는 얼마나 큰 음의 전압이 인가되든지 무관하게 0으로 유지되고, 전압이 증가함에 따라, 양의 임계 전압에 도달할 때까지 0 이상으로 증가하지 않는다. 히스테리시스 곡선의 영역은 "메모리 창"이라 칭한다. 가공성 메모리 디바이스를 얻기 위해, 메모리 창의 폭, 즉, +Vth내지 -Vth는 게이트 전극(58)에서 잡음보다 커야 하고, 메모리 창의 높이, 즉, Isat는 드레인 및 연관된 감지 회로에서의 잡음보다 커야 한다. 비휘발성 메모리에 대해, 0 전압 라인은 메모리 창 내에 또는 잡음 마진들 내의 최소한의 웰에 이상적으로 집중되어야 하고, 그 이유는 이 디바이스가 외부 전력 없이 데이터를 보유해야 하기 때문이다. ON 상태에서 Isat및 OFF 상태에서 Isat의 큰 비율은 감지 회로에 의해 2 상태를 식별하기 용이하게 하는 것이 바람직하다.
DC 게이트 바이어스가 -10볼트에서 +10볼트로 및 그 역으로 범위되는 본 발명에 따른 층상 초격자 물질을 포함하는 전형적인 강유전성 FET에 대한 메모리 창은 대략 4.3볼트에서 측정되었으며, 그 창의 중심은 대략 1 볼트였다. ON 전류와 OFF 전류 간의 차이는 10개이고; 따라서, 분극은 용이하게 구별될 수 있다.
본 발명은 본 발명의 물질들이 임의의 FET 구조물들과 사용될 수 있을 것을 예상한다. 도 1-4는 여러 가지 FET 게이트 및 커패시터 구성들 및 본 발명에 따른 물질들이 사용될 수 있는 연관된 구조물들을 예시한다. 보다 용이한 이해를 위해, 기판 아키텍춰의 세부 사항은 이들 도면에 도시하지 않았다. 그러나, 바람직한 실시 형태에서, 이들은 도 1에 도시된 바와 같이 깊은 - 및(또는) p- 웰들을 포함할 수 있음을 이해해야 한다. 대안의 실시 형태에서, 이들은 다른 기판 아키텍춰들과 잘 조합될 수 있다.
도 2는 본 발명을 구현하기 위해 FET로서 작용할 수도 있는 MFSFET(370)를 나타낸다. 이러한 FET는 다시 반도체(371) 상에 형성되고, 소스/드레인(373 및 374), 채널(375), 강유전체(377), 및 전극(379)을 포함한다. 접점들, 와이어링층들 및 기타 아키텍춰는 앞서 또는 아래 도시되거나 또는 토의되는 임의의 형태로 취할 수 있다.
도 3은 본 발명에 따른 물질이 게이트 절연체(511)로서, 커패시터 유전체(524)로서 사용되고, 일부 실시 형태들에서 ILD(536)에 사용될 수도 있는 전하 저장 디바이스, 즉, 메모리 셀(500)을 보여준다. 메모리 셀(500)은 반도체 기판(502)을 포함하는 웨이퍼(501) 상에 형성된 트랜지스터(514) 및 커패시터(528)를 포함한다. 반도체 기판(502)은 실리콘, 갈륨 아르세나이드, 실리콘 게르마늄 또는기타 반도체를 포함할 수 있고, 루비, 유리 또는 산화마그네슘 등의 다른 기판 물질들을 포함할 수도 있다. 바람직한 실시 형태에서, 그것은 실리콘이다. 필드 산화물 영역(504)은 반도체 기판(502)의 표면 상에 형성된다. 반도체 기판(502)은 고도로 도핑된 소스 영역(506) 및 고도로 도핑된 드레인 영역(508)을 포함하고, 이들은 도핑된 채널 영역(509) 둘레에 형성된다. 도핑된 소스 영역(506), 드레인 영역(508) 및 채널 영역(509)은 바람직하게는 n-타입 도핑된 영역이지만, p-타입일 수도 있다. 본 발명에 따른 전기적 비도전성 물질의 박막을 포함하는 버퍼/확산 배리어층(510)은 채널 영역(509) 위의 반도체 기판(502) 상에 위치한다. 버퍼/확산 배리어층(510)은 1nm 내지 30nm, 바람직하게는 1nm 내지 5nm 범위의 두께를 갖는다. 본 발명에 따른 큰 유전 상수 절연체의 박막을 포함하는 게이트 절연체(511)는 버퍼/확산 배리어층(510) 상에 위치한다. 더욱이, 게이트 전극(512)은 게이트 절연체(511) 상에 위치한다. 게이트 절연체(511)는 1nm 내지 50nm 범위, 바람직하게는 5nm 내지 20nm 범위의 두께를 갖는다. 이들 소스 영역(506), 드레인 영역(508), 채널 영역(509), 버퍼/확산 배리어층(510), 게이트 절연체(511) 및 게이트 전극(512)은 함께 MOSFET(514)를 형성한다.
바람직하게는 BPSG(붕소-도핑된 인-실리케이트 유리)로 제조된 제1 층간 유전체("ILD") 층(516)은 반도체 기판(502) 및 필드 산화물 영역(504) 상에 위치한다. ILD(516)는 소스 영역(506) 및 드레인 영역(508) 각각에 대한 바이어스(517, 518)를 형성하도록 패턴화된다. 바이어스(517, 518)는 충전되어 플러그들(519, 520) 각각을 형성한다. 플러그들(519, 520)은 전기 도전성이고, 전형적으로 임의의 다른 적절한 도전체일 수 있는 다결정질 실리콘, 텅스텐, 탄탈을 포함한다. 본 발명에 따른 전기 도전성 버퍼/확산 배리어층(521)은 플러그(520)와의 전기 접점 내에서 ILD(516) 상에 위치한다. 도전성 확산 배리어층(521)은 전형적으로 IrO2로 제조되지만, 다른 물질들로 제조될 수 있고, 전형적으로 1nm 내지 30nm, 바람직하게는 1nm 내지 5nm의 두께를 갖는다.
도 3에 나타낸 바와 같이, 바닥 전극층(522)은 확산 배리어층(521) 상에 위치한다. 바닥 전극은 비산화된 귀금속, 예를 들면 백금, 팔라듐, 은 및 금을 함유하는 것이 바람직하다. 귀금속 외에, 알루미늄, 알루미늄 합금, 알루미늄 실리콘, 알루미늄 니켈, 니켈 합금, 구리 합금, 및 알루미늄 구리 등의 금속들이 유전성 또는 강유전성 메모리의 전극들로 사용될 수 있다. 바람직한 실시 형태에서, 바다 전극(522)은 백금으로 제조되고 100nm의 두께를 갖는다. 바람직하게는, 이는 회로들의 아래 놓인 층 및 위에 놓인 층에 인접하는 전극들의 접착을 증진시키기 위해 티탄 등의 적어도 하나의 접착층(도시되지 않음)을 포함하기도 한다. 본 발명에 따른 높은 유전 상수 절연체의 박막을 포함하는 커패시터 유전체(524)는 바닥 전극층(522) 상에 위치한다. 커패시터 유전체(524)는 5nm 내지 500nm 범위, 바람직하게는 30nm 내지 100nm 범위의 두께를 갖는다. 백금으로 제조되고 100nm의 두께를 갖는 상부 전극층(526)은 커패시터 유전체(524) 상에 형성된다. 바닥 전극층(522), 박막 커패시터 유전체(524) 및 상부 전극층(526)은 함께 메모리 커패시터(528)를 형성한다. 확산 배리어층(521)은 커패시터 유전체(524) 및 바닥 전극층(522)으로부터 금속 원자들 및 산소가 반도체 기판 내로 확산되는 것을 억제한다. 바람직하게는 NSG(도핑되지 않은 실리케이트 유리)로 제조된 제2 층간 유전체층(ILD)(536)은 ILD(516), 버퍼/확산 배리어층(521), 및 유전성 메모리 커패시터(528)를 커버하기 위해 증착된다. PSG(포스포-실리케이트 유리) 필름 또는 BPSG(붕소 포스포-실리케이트 유리) 필름 또는 기타 절연체가 층(536) 내에 사용될 수도 있다. ILD(516) 및 특히 ILD(536)는 본 발명에 따른 층상 초격자 물질로 제조될 수도 있지만; 높은 유전 상수 때문에, 용량성 구조물들이 생성되는 것을 피하기 위해 금속화 층들의 배치에 주의해야 한다. 그와 같이 조심하는 경우, ILD로서 사용된 본 발명의 물질들은 중요한 층상 초격자 원소들(511 및 524)이 수소 및 기타 공정 가스들에 대해 저하되는 것으로부터 보호하는 작용 등의 많은 장점들을 가질 수 있다. ILD(536)는 플러그(519)에 대한 비아(537)를 형성하도록 패턴화된다. 금속화된 와이어링 필름은 ILD(536)을 커버하고 비아(537)를 충전시키기 위해 증착되고, 이어서 소스 전극 와이어링(538) 및 상부 전극 와이어링(539)을 형성하기 위해 패턴화된다. 와이어링들(538, 539)은 바람직하게는 약 200nm 내지 300nm의 두께를 갖는 Al-Si-Cu 표준 중간 접속 금속을 포함하지만, 상기 금속들 이외의 금속들을 포함할 수 있다.
커패시터(528)가 ILD(536) 상에 스택되고, 그에 따라 트랜지스터(514)로부터 분리되는 도 3에 나타낸 구조물은 종래 "스택된 커패시터" 구조물이라 칭하고, 이와 같은 구조물을 제조하는 공정은 당업계에 잘 공지되어 있다. 층(524)이 큰 유전 상수 물질인 경우, 집적 회로 전하 저장 디바이스(500)는 DRAM 셀이고, 층(524)이 강유전성인 경우, 디바이스(500)는 FERAM 셀이다. 본 발명의 비-강유전성 큰 유전 상수 물질들은 게이트 유전체(511), 커패시터 유전체 물질(524) 또는 층간 유전체(516 또는 536)으로서 사용될 수 있다.
당업계에 공지된 바와 같이, 트랜지스터(514)가 "온"인지 또는 "오프"인지 여부는 충분한 전하가 게이트 절연체(511) 내에 또는 그의 대응하는 게이트와 채널과 이 절연체의 인터페이스에 저장되어 있는지 여부에 의해 결정되고; 따라서, 절연체(511)는 FET의 전하 저장 원소라 칭할 수도 있다.
도 4는 본 발명의 바람직한 실시 형태에 따라 MFM-MIS FET 메모리 셀(550)의 일부의 단면도를 나타낸다. MFM-MIS FET 메모리 셀(550)은 중간 접속부(554)에 의해 MFM 커패시터(552)와 직렬로 접속된 전계 효과 트랜지스터("FET")(551), 금속-강유전체-금속("MFM") 커패시터(552), 및 금속-절연체-반도체("MIS") 커패시터 (553)를 포함한다. MFM-MIS 메모리에서, MIS 커패시터(553)는 FET(551)의 일부이다. MFM-MIS FET 메모리 셀(550)은 반도체 기판(561) 상에 형성되고, 이는 고도로 도핑된 소스 영역(562), 고도로 도핑된 드레인 영역(564), 및 채널 영역(566)을 포함한다. FET(551)는 소스 영역(562), 드레인 영역(564), 채널 영역(566), 게이트 산화물층(31) 및 게이트 전극(570)을 포함한다. MIS 커패시터(553)는 게이트 전극(570), 게이트 산화물(568) 및 반도체 기판(561)을 포함한다. FET(551) 및 MIS(553)는 가스상 산화물, 바람직하게는 붕소-도핑된 포스포실리케이트 유리("BPSG")를 포함하는 표준 층간 유전체("ILD")(572)로 커버된다. ILD(572)의 상부로부터 아래로 게이트 전극(570)의 표면에 이르는 비아(574)는 전형적으로 도전성 플러그라 칭하는 중간 접속부(554)로 충전된다. 바닥 전극(580)은 중간 접속부(554)를 커버하는 ILD(572) 상에 위치한다. 강유전성 박막(582)은 바닥 전극(580) 상에 위치하고, 상부 전극(584)은 강유전성 층상 초격자 물질들 박막(582) 상에 위치한다. 바닥 전극(580), 강유전성 박막(582) 및 상부 전극(584)은 함께 강유전성 MFM 커패시터(552)를 형성한다. 제2 층간 유전체, ILD(586)는 ILD(572) 및 MFM(552)을 커버한다. 와이어링 호울(590)은 ILD(586)를 통해 상부 전극(584)으로 확장한다. 로컬 중간 접속부(592)는 와이어링 호울(590)을 충전한다.
도 5는 강유전성 FET 메모리(700)의 대체 실시 형태를 보여준다. 메모리(700)는 직렬로 접속된 메모리 셀들(703 및 707)의 그룹(720), 판독 트랜지스터(715), 세트 트랜지스터(718) 및 리세트 트랜지스터(719)를 포함한다.
메모리 셀(703)은 강유전성 커패시터(704) 및 트랜지스터(705)를 포함하고, 단 트랜지스터(705)의 하나의 소스-드레인(701)은 커패시터(704)의 하나의 전극(706A)에 접속되고, 트랜지스터(705)의 다른 소스-드레인(702)은 커패시터(704)의 다른 전극(706B)에 접속된다. 메모리 셀(707)은 트랜지스터(709)에 유사하게 접속된 강유전성 커패시터(708)를 포함한다. 직렬 그룹(720)의 한쪽 단부(712)는 트랜지스터(715)의 게이트(713)에 접속되고, 나머지 단부(730)는 트랜지스터(718)를 통해 세트 신호 라인(722)으로 접속된다. 노드(712)는 또한 리셋 트랜지스터(719)를 통해 리셋 신호 라인(724)에 접속된다. 트랜지스터(715)의 하나의 소스-드레인(733)은 리셋 라인(724)에 접속되는 한편, 나머지소스-드레인(734)은 비트 라인(726)에 접속된다.
메모리(700)는 본질적으로 도 4에 나타낸 바의 MFM-MIS FET 메모리이고, 단 2개의 MFM 섹션들(704 및 707)은 FET(715)에 부착된다. 트랜지스터들(705 및 709)은 셀이 기입 또는 판독되도록 선택되지 않을 때 이들의 각각의 MFM 섹션을 단축시킨다. 2개의 셀들(704 및 707)이 도 5의 실시 형태에 도시되었지만, 이 그룹(720)은 5, 10 또는 심지어 20개 이상의 셀들을 포함할 수 있다. 메모리(700)의 기능의 완전한 설명은 2000년 9월 25일자로 출원된 미합중국 특허 가출원 제60/236,241호에 제공된다. 또한, 메모리의 구조는 커패시터들(704, 706) 등이 하나가 나머지의 꼭대기에 있는 층들 내에서 스택되는 경우에 가장 용이하게 구현될 수 있다. 이러한 구조는 매우 실제적이고 층상 초격자 물질들에 의해 가능한 전자 품질의 유전성 박막으로 치밀화된다.
다시, 본 발명에 따른 층상 초격자 물질은 그 자신을 이러한 메모리에 대여한다. 선행 기술의 강유전성 물질들에 비해, 층상 초격자 물질의 매우 박층의 기능성의 강유전성 박막들이 제조될 수 있기 때문에, 이 강유전성 FET는 종래의 FET와 거의 같게 많은 공간만을 취한다. 더욱이, 본 발명에 다른 물질들의 보다 낮은 결정화 온도들은 IC 부품들 사이의 적은 확산 및 적은 저하 때문에 구조가 보다 치밀해지게 한다.
상기 FETs(40, 370, 514 및 550) 및 커패시터들(528 및 552)은 본 발명의 물질들이 사용될 수 있는 많은 전하 저장 구조의 단지 몇몇 만을 예시한다. 임의의 상기 실시 형태들에 나타낸 여러 층들 및 특징들의 임의의 조합을 사용하는 전하저장 고성들 역시 이용될 수 있다.
도 1-5는 본 발명의 방법을 이용하여 제조될 수 있는 메모리 셀들의 많은 변화들의 몇몇 만을 나타낸다. 본 발명에 따른 물질은 사실상 유전체 또는 강유전성 물질이 사용될 수 있는 임의의 메모리 셀의 임의의 용량으로 사용될 수 있다.
임의의 상기 실시 형태들에서, 도전성 배리어층은 바람직하게는 IrO2이다. 게이트 절연층 및(또는) 유전성 버퍼층은 바람직하게는 탄탈 펜톡시드(Ta2O5)이지만, SiO2, CeO2, ZrO2, Y2O3, YMnO2, SrTa2O6및 본 발명에 따른 층상 초격자 물질들로부터 선택될 수도 있다. 절연체가 SiO2인 경우, 그의 두께는 바람직하게는 4nm 내지 20nm이고; 다른 물질들에 대해서는 그 두께는 바람직하게는 4nm 내지 50nm이다.
도 6은 본 발명의 물질들로 제조한 도 1-5의 메모리 셀들이 이용되는 전형적인 집적 회로 메모리(636)를 예시하는 블록도이다. 간단히 하기 위해, 도시된 실시 형태는 16K X 1DRAM에 대한 것이지만; 이 물질은 휘발성 및 비휘발성 모두의 광범위한 크기 및 유형의 메모리들에 이용될 수 있다. 도시된 16K 실시 형태에서, 로우 어드레스 레지스터(639) 및 컬럼 어드레스 레지스터(640)에 접속된 7개의 어드레스 입력 라인들(638)이 존재한다. 로우 어드레스 레지스터(639)는 7개의 라인들(642)을 통해 로우 디코더(641)에 접속되고, 컬럼 어드레스 레지스터(640)는 7개의 라인들(644)을 통해 컬럼 디코더/데이터 입출력 멀티플렉서(643)에 접속된다. 로우 디코더(641)는 라인들(646)을 통해(128) 128 x 128 메모리 셀 어레이(645)에접속되고, 컬럼 디코더/데이터 입출력 멀티플렉서(643)는 라인들(647)을 통해(128) 센스 증폭기들(79) 및 메모리 셀 어레이(645)에 접속된다. RAS*신호 라인(648)은 로우 어드레스 레지스터(639), 로우 디코더(641), 및 컬럼 디코더/데이터 입출력 멀티플렉서(643)에 접속되는 한편, CAS 신호 라인(649)은 컬럼 어드레스 레지스터(640) 및 컬럼 디코더/데이터 입출력 멀티플렉서(643)에 접속된다. (본 명세서에서 고찰하는 바, "*"는 신호의 역을 지시한다) 입출력 데이터 라인(645)은 컬럼 디코더/데이터 입출력 멀티플렉서(643)에 접속된다.
메모리 셀 어레이(645)는 종래 16K로서 지정된 128 x 128 = 16,384 메모리 셀들을 포함한다. 이들 셀들은 도 1, 2 및 4에 나타낸 바의 강유전성 FET 셀들, 도 3에 나타낸 바의 FeRAMS 또는 DRAM 셀들, 도 3-4에 나타낸 바의 스택된 셀들, 도 5에 나타낸 바의 셀들의 그룹들 또는 집적 회로 메모리들에 유용한 임의의 다른 메모리 셀들일 수 있다. 그러한 셀들의 상세한 메모리 아키텍춰들은 1999년 8월 30일자로 출원된 미합중국 특허 출원 제09/385,308호 및 2000년 3월 10일자로 출원된 동 제09/523,492호에 도시되어 있다. 이들은 또한 강유전성 스위칭 커패시터-베이스드 셀들, 유전성 커패시터-베이스드 셀들 또는 본 발명의 물질을 이용하는 임의의 기타 메모리 셀일 수 있다.
도 6에서 메모리의 오퍼레이션은 다음과 같다. 라인들(638) 상에 위치하는 로우 어드레스 신호들 A0내지 A6및 컬럼 어드레스 신호들 A7내지 A13은 어드레스레지스터들(639, 640)을 통해 멀티플렉스되고 RAS*및 CAS*신호들은 로우 디코더(641) 및 컬럼 디코더/데이터 입출력 멀티플렉서(643) 각각으로 처리된다. 로우 디코더(641)는 어드레스된 워드라인들(636) 중의 하나 위에 하이 신호를 놓는다. 컬럼 디코더/데이터 입출력 멀티플렉서(643)는 컬럼 어드레스에 대응하는 비트 라인들(647) 중의 하나 위에 라인(645) 상의 데이터 신호를 놓거나, 또는 기능이 기입 기능인지 판독 기능인지에 좌우되어, 컬럼 어드레스에 대응하는 비트 라인들(647) 중의 하나 상의 신호를 데이터 라인(645) 상에 출력한다. 당업계에 공지된 바와 같이, 판독 기능은 RAS*신호가 CAS*신호를 선행할 때 시동되고, 기입 기능은 CAS*신호가 RAS*신호 전에 올 때 시동된다. 당업계에 잘 공지된 바와 같이, 센스 증폭기(79)는 라인들 상의 신호들을 증폭시키기 위해 라인들(647)을 따라 위치한다. 상기 개략된 기능들 뿐만 아니라 다른 공지된 메모리 기능들을 수행하는 데 필요하거나 또는 유용한 다른 로직은 메모리(636)에 포함되어 있지만, 그것이 본 발명에 직접적으로 적용되지 않음에 따라 도시되거나 고찰되지 않는다. 상기 개략한 바와 같이, RAS*및 CAS*라인들(638 및 639), 레지스터들(639, 640) 및 디코더들(641, 642)은 데이터 라인(645) 상의 메모리에 입력된 정보에 좌우되어 제1 메모리 상태 또는 제2 메모리 상태에서, 40(도 1) 등의 메모리 셀을 위치시키기 위한 정보 기입 수단(680)을 포함하고, 강유전성 물질의 층(57)에 대응하는 제1 메모리 셀 상태는 제1 분극 상태에 있고, 층(57)에 대응하는 제2 메모리 셀 상태는 제2분극 상태에 있고; 이들 부품들 + 센스 증폭기(679)는 40 등의 메모리 셀의 상태를 감지하고 그 상태에 대응하는 전기 신호를 제공하기 위한 정보 판독 수단(682)을 포함한다.
상기 메모리(436)는 단지 하나의 그러한 메모리의 실시예임을 이해해야 한다. 데이터가 로우들에 접속된 라인들 상에 입력되고 컬럼들에 접속된 라인들 상에 출력되는 것들 또는 여러 가지 상이한 컬럼 라인들 및(또는) 각각의 셀과 연관된 여러 가지 상이한 로우 라인들이 존재하는 경우의 다른 아키텍춰들이 사용될 수 있다.
본 발명은 상기 메모리 셀들의 여러 가지 실시 형태들의 임의의 모든 특징들이 상호 조합될 수 있을 것을 예상함을 이해해야 한다. 즉, 도시된 실시 형태들은 전형적인 것으로 각각의 특징들을 예시하기 위해 선택되었고, 도시된 특정 조합들로 제한시키고자 의도되지 않는다.
FET에서 전하 저장 원소들에 대한 층상 초격자 물질들의 다른 현저한 장점은 이들이 일반적으로 60 내지 200 범위의 유전 상수를 갖는다는 사실이다. PZT 등의 선행 기술의 강유전성 물질들은 300 이상의 유전 상수를 갖는다. FET가 실리콘 기판 상의 금속 산화물을 사용하여 제조될 때, 이산화규소의 박막이 강유전성 물질과 실리콘 기판 사이에 형성된다. 이러한 박막은 강유전성 커패시터와 직렬로 비교적 작은 유전 상수, 즉 약 4의 기생 커패시터를 형성한다. 도 1에 나타낸 바의 다른 경우에, 버퍼 또는 접착성 유전체 물질(52, 53)이 강유전성 물질과 기판 사이에 의도적으로 형성된다. 이러한 버퍼 물질은 통상적으로 4보다 크고 200보다 작은 유전 상수를 갖는다. 당업계에 공지된 바와 같이, 전압이 직렬의 많은 커패시터들을 가로질러 놓일 때, 각각의 커패시터를 가로지르는 전압 강하는 용량에 반비례하고, 이는 일반적으로 유전 상수에 비례한다. 따라서, 전압이 PAT 등의 선행 기술 물질들을 사용하여 FET에 대해 게이트 전극(58)(도 1) 상에 놓일 때, 대부분의 전압 강하는 기생 커패시턴스, 또는 버퍼 또는 접착층들을 가로질러 발생한다. 진보적인 층상 초격자 물질은 일반적으로 FETs에 사용된 선행 기술의 강유전성 물질들의 유전 상수의 약 1/3 이하의 유전 상수를 갖기 때문에, 층상 초격자 물질을 가로지르는 전압 강하는 선행 기술의 강유전성 FETs를 가로지르든 전압 강하의 3배 이상이다. 마찬가지로, 층상 초격자 물질은 그의 유전 상수가 이산화규소와 같은 종래의 DRAM 저장 원소 물질들보다 훨씬 더 크기 때문에 그 자신을 DRAM에서 전하 저장 원소가 되게 하지만, 너무 커서 직렬의 기생 커패시턴스들로 인해 효과적이지 않게 되지는 않는다.
3. 바람직한 제형들의 설명
본 발명의 중요한 국면은 층상 초격자 물질들의 공지된 제형들 중의 A-사이트 원소들 및 초격자 발생기 원소들에 대해 란탄족 계열 원소들로 치환시킴으로써 형성된 물질들의 부류이다.
실시예 1 - 도말된 비스무트 화합물들
특히 효과적인 치환은 비스무트 층상 물질에서 비스무트를 란탄족 계열 원소로 부분적으로 치환시키는 것이고, 이는 여기서 도말된 비스무트 화합물이라 칭한다. "부분적으로 치환시키는"이라는 것은 일반적으로 "도핑"이라는 용어하에 이루어지는 것보다 많은 양의 물질이 치환되지만 비스무트를 완전히 대체할 정도로 많은 것은 아님을 의미한다. 일반적으로 1% 이하의 원소가 다른 원소로 대체되는 경우, 치환은 도핑되는 것으로 고려된다. 본 발명에 따른 물질들에서, 치환은 5% 이상이고, 바람직하게는 10% 내지 80%이다. 가장 바람직하게는, 비스무트 사이트의 10% 내지 30%가 란탄족 원소로 대체된다.
도말된 비스무트 화합물들은 전형적으로 Smolenskii가 "타입 I" 화합물이라 칭한 것들이다. 본 발명에 따른 물질들은 Am-1Bi2MmO3m+3의 식을 갖고, 여기서 A는 A-사이트 원소이고, M은 B-사이트 원소이고, m은 일반적으로 정수이지만, 분수일 수도 있다. 본 발명에 따른 물질들의 클래스는 Am-1(Bi1-XLanX)2MmO3m+3의 식을 갖고, 여기서 A, M 및 m은 Smolenskii 타입 I 식에서와 같고, Lan은 란탄족, 즉, 1개 이상의 란탄, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄을 나타낸다.
기본적인 도말된 비스무트/란탄족 화합물은 (Bi1-XLanX)4Ti3O12이고, 여기서 0<x<1이다. 바람직하게는 0.1#x#0.9이고, 가장 바람직하게는, 0.1#x#0.5이다. 이러한 화합물 자체는 우수한 전자적 특성들을 갖는 것으로 밝혀졌다. 이와 같이 도말된 비스무트/란탄족 화합물들은 (Bi1-XNdX)4Ti3O12, (Bi1-XYbX)4Ti3O12, (Bi1-XPrX)4Ti3O12, (Bi1-XGdX)4Ti3O12, 및 (Bi1-XLaX)4Ti3O12이고, 여기서 x는 상기한 바와 같이 주어진다. (Bi1-XLaX)4Ti3O12는 때때로 당업계에서 BLT라 칭한다. 모든 이들 화합물들의 박막은 미합중국 01835 매사추세츠주 워드 힐 본드 스트리트 30 소재의 Alpha Aesar사(전화: 1-978-521-6300; Fax: 1-978-521-6350; e-mail:info@alfa.com; 및 웹사이트:www.alfa.com)로부터 입수할 수 있는 상용 전구체들을 사용하여 아래 상세히 기재되는 바와 같이 용이하게 제조될 수 있다. 이소프로폭시드 전구체가 바람직하다. (Bi1-XDyX)4Ti3O12, (Bi1-XCeX)4Ti3O12, (Bi1-XPmX)4Ti3O12, (Bi1-XSmX)4Ti3O12, (Bi1-XEuX)4Ti3O12, (Bi1-XTbX)4Ti3O12, (Bi1-XHoX)4Ti3O12, (Bi1-XErX)4Ti3O12, (Bi1-XTmX)4Ti3O12, 및 (Bi1-XLuX)4Ti3O12에 대한 전형적인 전구체들은 아래 표 I에 주어진다.
다른 기본적인 도말된 비스무트/란탄족 화합물은 (Bi1-XLanX)2O3이고, 여기서 Lan은 란탄족, 즉, 1개 이상의 란탄, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄을 나타내고, 0<x<1이다. 바람직하게는 0.1#x#0.9이고, 가장 바람직하게는, 0.1#x#0.5이다. 이러한 화합물 자체는 일반적으로 층상 초격자 물질들이 아니다. 그러나, 이들 화합물들의 전구체들을 다른 금속 산화물 전구체들과 조합함으로써, 아래 토의되는 바와 같이, 우수한 전자적 특성들을 갖는 층상 초격자 물질들이 제조될 수 있다.
상기 열거한 기본적인 도말된 비스무트/란탄족 화합물들은 단순한 금속 산화물들의 전구체와 조합되어 다른 도말된 비스무트/란탄족 층상 초격자 물질들을 제조한다. 예를 들면, 산화 스트론튬 SrO 및 산화 탄탈 Ta2O5의 전구체들은 도말된비스무트/란탄족 (Bi1-XLanX)2O3의 전구체와 혼합될 때 층상 초격자 물질들 Sr(Bi1-XLanX)2Ta2O9의 전구체를 형성한다. 이러한 물질의 예는 Sr(Bi1-XDyX)2Ta2O9이고, 여기서, 0<x<1이다. 바람직하게는 0.1#x#0.9이고, 가장 바람직하게는, 0.1#x#0.5이다. 그러한 물질들의 다른 예들은 Pb(Bi1-XLanX)2Nb2O9, Ca(Bi1-XLanX)2Ta2O9, Be(Bi1-XLanX)2Ta2O9및 A(Bi1-XLanX)2Ta1-yNbyO9이고, 일반적으로 여기서 A=Sr, Ca, Ba 또는 Pb이고, 1#y#0이고, x 및 Lan은 상기한 바와 같이 주어진다. 이들은 모두 m=2인 Smolenskii 타입 I 화합물들이다.
다른 실시예로서, 기본적인 (Bi1-XLanX)2O3전구체는 Bi4Ti3O12의 전구체와 혼합되어 식 (Bi1-XLanX)2Bi4Ti3O15를 갖는 물질들의 일반화된 클래스를 생성할 수 있고, 여기서, Lan은 상기 열거된 란탄족들 중의 하나이고, O<x≤1이다. 바람직하게는 0.1#x#0.9이고, 가장 바람직하게는, 0.1#x#0.5이다. x=5일 때, 이는 Bi5LanTi3O15로 감소되고, 여기서 다시 Lan은 란탄족들 중의 임의의 것일 수 있다. 이들은 모두 m=4인 Smolenskii 타입 I 화합물들이다.
통상적으로 회티탄석이라 칭하는 ABO3금속 산화물들의 전구체들은 기본적인 도말된 비스무트/란탄족 화합물들과 혼합되어 양호한 전자적 특성을 갖는 층상 초격자 물질들을 생성할 수 있다. 그러한 물질들의 하나의 서브클래스는
ABO3-타입 금속 산화물 전구체의 일부를 (Bi1-XLanX)4Ti3O12도말된 금속 산화물 전구체의 일부와 혼합함으로써 제조된다. 그러한 물질의 기본 제형은 A(Bi1-XLanX)4Ti4O15이다. 그러한 화합물들의 특정 예들은 SrTiO3전구체와 (Bi1-XLanX)4Ti3O12전구체의 조합으로 제조된 Sr(Bi1-XLanX)4Ti4O15, CaTiO3전구체와 (Bi1-XLanX)4Ti3O12전구체의 조합으로 제조된 Ca(Bi1-XLanX)4Ti4O15, 및 PbTiO3전구체와 (Bi1-XLanX)4Ti3O12전구체의 조합으로 제조된 Pb(Bi1-XLanX)4Ti4O15이다. 마찬가지로, A는 바륨일 수 있다. 이들은 모두 m=4인 Smolenskii 타입 I 화합물들이다.
그러한 물질들의 다른 서브클래스는 ABO3-타입 금속 산화물 전구체의 2 부분을 (Bi1-XLanX)4Ti3O12도말된 금속 산화물 전구체의 일부와 혼합함으로써 제조된다. 그러한 물질의 기본 제형은 A2(Bi1-XLanX)4Ti5O18이다. 그러한 화합물들의 특정 예들은 SrTiO3전구체 2부분과 (Bi1-XLanX)4Ti3O12전구체의 조합으로 제조된 Sr2(Bi1-XLanX)4Ti5O18, BaTiO3전구체 2부분과 (Bi1-XLanX)4Ti3O12전구체의 조합으로 제조된 Ba2(Bi1-XLanX)4Ti5O18, 및 PbTiO3전구체 2부분과 (Bi1-XLanX)4Ti3O12전구체의 조합으로 제조된 Pb2(Bi1-XLanX)4Ti5O18이다. 마찬가지로, A는 칼슘일 수도 있다. 이들은 모두 m=5인 Smolenskii 타입 I 화합물들이다. 다른 ABO3-타입 화합물들에 대해, Ferroelectric Crystals, by Franco Jona and G. Shirane, Dover Publications, Inc., New York, N.Y., 제V장, 제216-261페이지 참조.
실시예 2 - 란탄족 A-사이트 물질들
다른 물질들의 클래스는 층상 초격자 화합물의 A-사이트에 란탄족을 갖는 것들이다. 본 발명에 따른 물질들은 전형적으로 (AZ-1Lan[2/3]Z)m-1Bi2MmO3m+3의 식을 갖고, 여기서 A는 란탄족 이외의 A-사이트 원소이고, M은 B-사이트 원소이고, Lan은 란탄족, 즉, 1개 이상의 란탄, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄이고, 0<z≤1이고, m은 일반적으로 정수이지만 분수일 수도 있다. 바람직하게는, 0.1≤z≤0.9이고, 가장 바람직하게는, 0.1#z#0.5이다. 이들 화합물들의 일부 예들은 Lan2/3Bi2Ta2O9, Lan2/3Bi2Nb2O9및 일반적으로 Lan2/3Bi2TayNb1-yO9이고, 여기서, Lan은 상기 란탄족이고, 0#y#1이다.
실시예 3 - 조합 물질들
A-사이트의 란탄족과 도말된 비스무트의 조합에 따른 물질들 역시 양호한 전자적 특성들을 갖는다. 이들 물질들은 일반적으로 (A1-ZLan[2/3]Z)m-1(Bi1-XLanX)2MmO3m+3으로서 기입되고, 여기서 0<z#1, 0<x<1이고, m은 일반적으로 정수이지만, 분수일 수도 있다. 이들 물질들의 서브클래스는 A-사이트들이 비스무트와 란탄족들 사이에서 공유되는 물질들이다. 이들 물질들은 (Bi1-ZLanZ)2/3(Bi1-XLanx)2B2O9로 기입되고, 여기서 0<z<1, 0<x<1이고, Lan은 란탄족이고, B는 B-사이트 원소이다.
상기한 바로부터, 진보적인 물질들의 다른 제형들이 기입될 수 있음이 분명하다. 다른 것들은 도펀트들, 분수 m 제형들 및 기타 원소들을 부가할 수 있다.본 발명의 주요 국면은 층상 초격자 물질 내에 비스무트와 조합된 란탄족들을 사용하는 것이다. 본 발명의 다른 국면은 층상 초격자 물질 내에 A-사이트 원소로서 란탄족들을 사용하는 것이다.
4. 바람직한 제조 방법들의 설명
일반적으로, 승온에서 산소 중에서 증착된 금속-함유 필름을 가열하거나 또는 어니일링시키는 일부 형태는 바람직한 층상 초격자 물질의 형성 및 결정화에 필수적이다. 본 발명의 실시 형태들의 중요한 특징은 최대 온도 및 승온에서 전체 가열 시간이 선행 기술에 비해 최소화된다는 것이다. 본 명세서에 상세히 기재된 실시 형태들에서, RTP 및 어니일링 처리들은 산소-함유 가스 중에서 수행된다. 그러나, 본 발명은 전체 시간 중 일부 동안 산소-함유 가스 중에서 어니일링한 후 미반응 가스 중에서의 어니일링이 후속하는 실시 형태들도 포함한다.
층상 초격자 물질 박막을 제조하기 위한 전구체 용액의 개개의 전구체 화합물들은 금속 알콕시드들, 금속 폴리알콕시드들, 금속 베타-디케토네이트들, 금속 디피발로일메타네이트들, 금속 시클로펜타디에닐들, 금속 알콕시카르복실레이트들, 금속 카르복실레이트들, 금속 에틸헥사노에이트들, 옥타노에이트들 및 네오데카노에이트들을 포함하는 군으로부터 선택될 수 있다. 본 발명의 주요 국면은 전구체들로서, 특히 최종 전구체들로서 전이 금속들의 알콕시드들을 사용하는 것이다. 사용될 수 있는 알콜들은 이소프로판올, n-프로폭시드, 2-메톡시에탄올, 1-부탄올, 1-펜탄올 및 2-펜탄올 및 2,4-펜탄올들을 포함한다. 금속 전구체 화합물은 금속 2-에틸헥사노에이트를 포함할 수도 있으며, 이는 액체-소스 분무 화합물증착("LSMCD") 기술에 사용하기 적절하다. 개개의 금속 유기 분해("MOD") 전구체 화합물은 예를들면 목적하는 화합물의 각각의 금속, 예를 들면 디스프로슘, 네오디뮴, 란탄, 스트론튬, 비스무트, 탄탈 또는 니오븀 또는 금속의 알콕시드를 카르복실산과 또는 카르복실산 및 알콜과 상호 작용시키고, 반응 생성물을 용매에 용해시킴으로써 형성된다. 상기 알콜들은 역시 이러한 공정에 사용될 수 있다. 사용될 수 있는 카르복실산들은 2-에틸헥사노산, 옥타노산, 및 네오데카노산, 바람직하게는 2-에틸헥사노산을 포함한다. 사용될 수 있는 용매들은 크실렌, n-옥탄, n-부틸 아세테이트, n-디메틸포름아미드, 2-메톡시에틸 아세테이트, 메틸 이소부틸 케톤, 및 메틸 이소아밀 케톤 뿐만 아니라 많은 다른 것들을 포함한다. 금속, 금속 알콕시드, 산 및 알콜은 반응하여 금속-알콕소카르보닐레이트, 금속-카르복실레이트 및(또는) 금속-알콕시드의 혼합물을 형성하고, 이들의 혼합물은 금속-산소-금속 결합을 형성하는데 필요한 만큼 가열 및 교반되고, 반응에 의해 생산되는 유기물들의 임의의 낮은 끓는점에서 가열한다. 초기 MOD 전구체들은 보편적으로 이들의 사용 전에 배치들로 제조 또는 운반되고; 최종 전구체 혼합물들은 보편적으로 기판에 도포하기 직전에 제조된다. 최종 제조 단계들은 전형적으로 혼합, 용매 교환, 및 희석을 포함한다. 금속 유기 전구체 화합물들은 크실렌 또는 n-옥탄에 용해될 때 수 개월의 기간동안 저장될 수 있다. 표 1은 본 발명에 따른 집적 회로 박막을 제조하는데 사용된 여러 가지 란탄족들의 전구체들을 요약한다.
표 1
금속 화학명 또는 화학명들
란탄 란탄 이소프로폭시드
란탄 에톡시드
란탄 2-에틸헥사노에이트
란탄 2,4-펜탄디오네이트
네오디뮴 네오디늄 이소프로폭시드
네오디늄 헥소플루오로-2,4-펜탄디오네이트
네오디늄 1,1,1-트리플루오로-2,4-펜탄디오네이트
프라세오디늄 프라세오디늄 이소프로폭시드
프라세오디늄 헥소플루오로-2,4-펜탄디오네이트
디스프로슘 디스프로슘 이소프로폭시드
디스프로슘 옥타노에이트
이테르븀 이테르븀 이소프로폭시드
이테르븀 헥소플루오로-2,4-펜탄디오네이트
이테르븀 DPM
가돌리늄 가돌리늄 이소프로폭시드
가돌리늄 2,4-펜탄디오네이트
세륨 세륨 이소프로폭시드
프로메튬 프로메튬 이소프로폭시드
사마륨 사마륨 이소프로폭시드
유로퓸 유로퓸 이소프로폭시드
테르븀 테르븀 이소프로폭시드
홀뮴 홀뮴 이소프로폭시드
에르븀 에르븀 이소프로폭시드
툴륨 툴륨 이소프로폭시드
루테늄 루테늄 이소프로폭시드
비스무트 트리페닐 비스무트
트리이소프로폭시 비스무트
비스무트 디피발로일메타네이트
티탄 티탄 이소프로폭시드
디이소프로폭시 디피발로일메타네이토 티탄
테트라이소프로폭시 티탄
스트론튬 스트론튬 이소프로폭시드
디피발로일메타네이토 스트론튬 또는
비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이토)-
스트론튬 또는 스트론튬 디피발로일메타네이트
비스(펜타메틸-시클로펜타디에닐)-비스(테트라
히드로푸란) 스트론튬
비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이토)-
비스(1,10-페난트롤린) 스트론튬
탄탈 탄탈 이소프로폭시드
펜타메톡시 탄탈
펜타에톡시 탄탈
펜타프로폭시 탄탈
니오븀 니오븀 이소프로폭시드
펜타클로로 니오븀
디피발로일메타네이토 트리클로로 니오븀
펜타에톡시 니오븀
표 1에서, DPM은 C11H19O2이고, 통상적으로 2,2,6,6-테트라메틸-3,5-헵탄디온이라 칭한다. 본 발명에 따라, 전구체는 Par de Araujo 등에게 1997년 7월 15일자로 발행된 미합중국 특허 제5,648,114호 또는 1999년 1월 21일자로 공개된 국제 공개 제99/02756호에 기재된 금속 유기 화합물 증착(MOCVD), Solayappan 등에게 1999년 12월 7일자로 발행된 미합중국 특허 제5,997,642호에 기재된 분무 증착법, 또는 Par de Araujo 등에게 1996년 5월 21일자로 발행된 미합중국 특허 제5,519,234호에 기재된 스핀-코팅법, 또는 Par de Araujo 등에게 2000년 5월 2일자로 발행된 미합중국 특허 제6,058,994호에 기재된 임의의 공정들 등의 종래 액체 증착 기술을 사용하여 기판에 도포될 수 있다. 아래 실시예 4에서, 액체 전구체는 MOCVD 기술을 사용하여 도포된다. 아래 실시예 5에서, 액체 전구체는 스핀-온 공정을 사용하여 도포된다. 아래 실시예 6에서, 분무 증착을 이용하는 액체 증착 공정이 사용된다.
도 7의 도면은 도 3에 나타낸 바의 강유전성 메모리를 제조하기 위한 본 발명에 따른 방법들의 제조 단계들의 흐름도이다. 도 7의 바람직한 방법(310)은 MOCVD 기술을 사용하지만, 도면은 다른 실시 형태들도 마찬가지로 포함한다. 다른 방법들 역시 사용될 수 있다. 방법(310)은 도 3을 참조하여 본 명세서에서 토의하였지만, 도 7의 방법 및 본 발명에 따른 방법의 수많은 변화들이 집적 회로업계의 다양한 유형의 강유전성 구조물들에서 본 발명에 따른 다른 조성물들의 다결정질 층상 초격자 물질들의 박막을 제조하기 위해 사용될 수 있다.
도 7의 단계(312)에서, 반도체 기판이 제공되고, 그 위에 스위치가 단계(314)에서 형성된다. 스위치는 전형적으로 MOSFET이다. 단계(316)에서, 절연층은 형성되어야 하는 강유전성 원소로부터 스위칭 원소를 분리하기 위해 종래 기술들에 의해 형성된다. 종래 공정들을 사용함으로써, 절연층은 패턴화되어 바이어스를 형성하고, 이는 메모리 커패시터에 대한 스위치 및 집적 회로의 나머지를 전기적으로 접속시키기 위해 도전성 플러그들로 충전된다. 단계(318)에서, 확산 배리어층이 절연층 상에 증착되고 패턴화된다. 바람직하게는, 확산 배리어층은 티탄 나이트라이드를 포함하고, 약 10nm 내지 20nm의 두께를 갖는다. 바람직하게는, 확산 배리어는 티탄 질화물 타겟을 사용하여 종래 스퍼터링 방법에 의해 증착되지만, 질소-함유 스퍼터 가스를 갖는 티탄 타겟 역시 사용될 수 있다. 단계(320)에서, 바닥 전극이 형성된다. 바람직하게는, 이 전극은 백금으로 제조되고, 스퍼터-증착되어 약 200nm 두께의 층을 형성한다. 단계(322)에서, 목적하는 강유전성 박막을 형성할 층상 초격자 물질의 화학적 전구체들이 제조된다. 보편적으로, 전구체 용액들은 화학적 전구체 화합물들을 함유하는 상용 용액들로부터 제조된다. 그러한 상용 용액들은 상기 Alfa Aesar사, 일본국 토쿄 소재 Kojundo Chemical사 및 다른 회사들로부터 입수할 수 있다. 필요할 경우, 상용 용액들에 공급된 여러 전구체들의 농도는 적절한 제조 또는 오퍼레이팅 조건들에 순응하도록 단계(322)에서 조절된다. 본 발명의 방법의 바람직한 실시 형태들은 1개 이상의 란탄, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄 원소들의 상대적 몰비를 함유하는 최종 액체 전구체 용액을 이용한다. 이 전구체 박막은 단계(324)에서 도포된다.
바람직한 실시 형태에서, 전구체의 도포는 예를 들면 Par de Araujo 등에게 1997년 7월 15일자로 발행된 미합중국 특허 제5,648,114호 또는 1999년 1월 21일자로 공개된 국제 공개 제99/02756호에 기재된 바의 MOCVD를 통해 이루어진다. MOCVD 기술이 사용되는 경우, 이 공정은 도 7의 제2 컬럼으로 직접적으로 진행된다. MOCVD 공정 후, RTP 공정이 임의로 수행될 수 있다. RTP 단계는 400℃ 내지 750℃ 범위의 고정 온도에서 발생하고, 바람직하게는 600℃ 내지 700℃의 온도에서 10초 내지 5분 동안, 바람직하게는 약 30초 내지 2분 동안 수행된다. 여러 RTP 펄스들이 사용될 수 있다. 퍼네이스 어니일링 단계는 임의로 RTP 공정에 따를 수 있거나, 또는 도포 공정(324)에 직접적으로 따를 수 있다. 퍼네이스 어니일링 단계가 수행되는 경우, 650℃ 내지 750℃의 온도 범위에서 30분 내지 90분 동안, 바람직하게는 약 650℃에서 약 60분 동안 수행되는 것이 바람직하다.
MOCVD 공정에서 전구체에 과량의 비스무트를 사용하는 것은 중요하다. 연무를 형성하는 데 있어서 및 기화 및 증착 공정들에서, 비스무트는 전구체 중에서 다른 금속에 의해 형성된 화합물들보다 용이하게 기화되는 화합물들을 형성하는 경향이 있다. 고도로 휘발성인 비스무트 화합물들은 분무, 기화 및 증착 공정들 중에 탈출할 수 있다. 따라서, 최종 박막에서 적절한 화학양론을 얻기 위해 전구체 내에 과량의 비스무트가 부가되어야 한다.
대안의 공정에서, 공정(324)은 분무 증착 또는 스핀-온 등과 같이 기판 상에 액체 코팅을 형성하는 공정이고, 이어서, 이 공정은 건조 단계(326)으로 직접적으로 진행되고, 그로부터 RTP 공정(336), 어니일링 공정(338) 또는 이들 모두로 직접적으로 진행된다. 건조 단계는 300℃를 초과하지 않는 온도에서 실질적으로 순수한 O2가스, 또는 적어도 산소-함유 가스 내의 핫 플레이트 상에서 15분을 초과하지 않는 기간 동안 발생한다. RTP 공정 및 퍼네이스 어니일링은 상기한 바와 같은 온도 및 시간으로 이루어지는 것이 바람직하다.
제2의 대안의 공정에서, 전구체 용액의 액체 코팅은 단계(324)에서 기판에 도포되고, 이어 건조 공정(326) 및 산화 공정(328)이 후속한다. 이 경우, 건조 단계(326)에서, 액체 전구체 코팅된 기판이 낮은 온도에서 300℃를 초과하지 않는 온도에서, 바람직하게는 100℃ 이상의 온도에서 구워지고 건조된다. 바람직하게는, 건조 단계는 실질적으로 순수한 O2가스, 또는 적어도 산소-함유 가스 중에서 핫 플레이트 상에서 15분을 초과하지 않는 기간 동안 수행된다. 예를 들면, 사용된 실제 공정에서, 스핀-코팅 기술의 사용 후, 액체 전구체 박막은 160℃에서 1분 동안핫 플레이트를 사용하여 건조되고, 솔리드 전구체 박막을 형성한다. 단계(328)에서, 본 발명에 따른 액체 저장 산화제는 솔리드 전구체 박막에 도포된다. 바람직한 스핀-온 방법에서, 수중 H2O2의 5% 과산화수소 용액이 스핀-코팅에 의해 도포된다. 건조 및 굽기 단계(330)에서, 솔리드 전구체 박막 및 강한 산화제를 포함하는 기판은 300℃를 초과하지 않는 낮은 온도에서, 바람직하게는 150℃에서 1분 동안 핫 플레이트 상에서 건조되고 구워져, 솔리드 금속 산화물 박막을 형성한다. 전구체 박막을 강한 산화제에 노출시키는 단계는 단계(328)와 (330)의 조합을 포함한다. 단계(332)에서, 임의의 UV 처리가 수행된다. 솔리드 금속 산화물 박막은 150nm 내지 350nm의 파장, 바람직하게는 약 260nm 파장에서 5분 동안 자외선("UV")으로 처리되는 것이 바람직하다. 가열 단계(334)에서, 솔리드 금속 산화물 박막은 낮은 온도에서 산소-함유 가스 중에서 구워진다. 임의의 UV 단계(332)가 수행된 경우, 가열 단계(334)는 160℃에서 1분 동안 핫 플레이트 상에서 굽기되고, 이어서 260℃에서 4분 동안 핫 플레이트 상에서 굽기되는 것을 포함한다. 임의의 단계(332)가 수행되지 않는 경우, 260℃에서 4분 동안 굽기가 수행되기보다는 단계(334)에서 160℃에서 1분 동안 굽기가 이루어지는 것이 바람직하다. RTP 처리는 종래의 RTP 장치에서 수행될 수 있다. RTP는 500℃ 내지 700℃ 범위의 온도에서, 5초 내지 5분 범위의 기간 동안 수행된다. 바람직하게는, RTP는 초당 10℃ 내지 100℃ 범위, 바람직하게는 초당 약 50℃의 실제 램핑율로 650℃의 온도에서 30초 동안 수행된다. 할로겐 램프, 적외선 램프, 또는 자외선 램프로부터의 방사선은 RTP 단계를 위한 열원을 제공한다. 아래 실시예에서, 주변 대기압에서 할로겐 소스를 이용하는 AG Associates Model 410 Heat Pulser가 사용된다. RTP는 산소-함유 가스 중에서, 바람직하게는 실질적으로 순수한 O2가스 중에서 수행된다. 임의의 잔류하는 유기물들은 RTP 공정 동안에 연소 및 기화된다. 동시에, RTP의 신속한 온도 상승은 핵생성; 즉, 단계(326) 내지 (334)로부터 초래되는 솔리드막 중의 층상 초격자 물질의 수많은 결정질 입자들의 생성을 고무시킨다. 이들 입자들은 추가의 결정화가 발생할 수 있는 핵으로서 작용한다. RTP 공정에서 산소의 존재는 이들 입자들의 형성을 증진시킨다.
어니일링 단계(338)는 전형적으로 승온, 바람직하게는 650℃에서 솔리드 금속 산화물 박막의 퍼네이스 어니일링과 연루된다. 단계(338)에서 퍼네이스 어니일링은 산소-함유 가스, 통상적으로 O2에서 수행된다. 바람직하게는, 산소 중에서 단계(338)의 어니일링 시간은 90분을 초과하지 않는다. 단계(336)의 RTP 및 단계(338)의 산소-어니일링은 공기 중에서, 산소 함량이 공기의 그것보다 큰 산소가 풍부한 가스 중에서, 또는 "산소-결핍" 가스 중에서 수행될 수 있고, 여기서 산소의 상대적인 양은 공기 중의 산소의 상대적인 양보다 적다. 바람직하게는, 이들 공정은 O2가스 중에서 수행된다.
층상 초격자 물질 박막을 형성하기 위해 어떤 공정이 사용되든지 간에, 상부 전극이 단계(340)에서 형성된다. 바람직하게는, 전극은 백금 단일층의 RF 스퍼터링에 의해 형성되지만, DC 스퍼터링, 이온빔 스퍼터링, 진공 증착 또는 기타 적절한 종래 증착 공정에 의해 형성될 수도 있다. 금속 증착 전에 전자 디바이스 설계에 대해 바람직한 경우, 강유전성 층상 초격자 물질은 종래의 석판 인쇄술 및 에칭을 사용하여 패턴화될 수 있고, 이어서 상부 전극은 증착 후 제2 공정에서 패턴화된다. 아래 기재된 실시예에서, 상부 전극 및 층상 초격자 물질은 종래 석판인쇄술 및 이온 빔 밀링을 사용하여 함께 패턴화된다.
증착됨에 따라, 층상 초격자 물질의 박막에 대한 상부 전극의 접착은 통상적으로 약하다. 이 접착은 단계(342)에서 후-어니일링에 의해 개선된다. 후-어니일링은 500℃ 내지 750℃의 온도에서 전기 노에서 수행될 수 있다. 500℃ 미만에서의 후-어니일링은 전극의 접착을 개선시키지 못하고, 결과의 커패시터 디바이스들은 극도로 누설되고, 최악의 경우에 단락되는 경향이 있다. 바람직하게는, 단계(342)에서 후-어니일링은 650℃에서 수행된다.
후-어니일링, 약 30분 내지 60본 동안의 종래의 퍼네이스 후-어니일링 또는 대안으로 5초 내지 5분 동안의 RTP 후-어니일링은 상부 전극에 및 전극과 강유전성 박막 사이의 인터페이스에 내부 스트레스를 방출한다. 동시에, 후-어니일링 단계(342)는 상부 전극의 스퍼터링으로 초래되는 층상 초격자 물질에서 마이크로구조들을 재구축하고, 결과적으로 이 물질의 특성을 개선시킨다. 그 효과는 후-어니일링이 아래 단계(344)와 관련하여 상기한 패터닝 단계 전후에 수행되는지 여부와 동일하다. 대부분의 전자적 특성들에 관하여, 헬륨, 아르곤 및 질소 등의 미반응 가스는 산소와 거의 동일한 결과로 사용될 수 있으므로, 승온에서 산소에 대한 집적 회로의 노출을 감소시킨다.
이 회로는 일반적으로 단계(344)에서 완성되고, 이는 많은 서브 스텝들, 예를 들면 ILD의 증착, 패턴화 및 밀링, 및 와이어링 층들의 증착을 포함할 수 있다.
추가의 실시 형태에서, 종래의 MOCVD 장치 및 MOCVD 박막 증착 기술은 본 발명에 따른 박막을 제조하기 위해 변형될 수 있다. 하나의 변화에서, 강한 산화 가스가 전구체 박막의 증착 동안에 CVD 반응 챔버에 부가될 수 있다. 바람직하게는, 20부피%의 오존이 CVD 반응 챔버에서 유지되는 한편, 기판은 승온, 바람직하게는 약 650℃에서 가열된다. 다른 변화에서, 반응 챔버에서 강한 산화 가스를 사용하는 대신에, 전구체 박막은 상기한 바와 같이 전구체 필름의 CVD 증착 후에 액체 또는 가스상의 강한 산화제를 사용함으로써 산화될 수 있다.
또 다른 실시 형태에서, 이 박막은 대기압보다 높은 압력 하에 산소-함유 가스에 노출된다. 그러한 압력에 노출되는 것은 증착, 건조, 굽기 또는 어니일링 중에 발생할 수 있다. 바람직하게는, 그 압력은 1 내지 10 대기압 사이익, 가장 바람직하게는 2 내지 5 대기압 사이이다.
실시예 4
이 실시예에서, (Bi1-XLanX)4Ti3O12커패시터들은 비스무트, 란탄족 및 티탄을 함유하는 전구체 용액들로부터 제조하였다. 네오디뮴, 가돌리늄, 이테르븀, 프라세오디뮴 및 란탄을 포함하는 여러 가지 란탄족들은 0.1 #x #0.9의 여러가지 농도의 란탄족들로 사용된다. 모든 실시예들에서, 란탄족들 및 티탄 전구체들은 이소프로폭시드들이고, 비스무트 전구체는 트리페닐 비스무트이고, 용매는 옥탄이다.증착 공정은 650℃에서 MOCVD에 이어 675℃에서 RTP 및 650℃에서 산소 중의 퍼네이스 어니일링에 의해 이루어진다. 이 실시예에서 형성된 커패시터들은 도 4의 그것과 유사하지만, FET(551), 중간 접속부(554 및 592) 및 ILD(586)가 없다. 일련의 p-타입 Si 웨이퍼 기판들(561)은 산화되어 이산화규소층(572)을 형성한다. 약 200nm 두께의 백금 바닥 전극(580)은 산화물층(572) 상에 스퍼터-증착된다. 이들은 650℃에서 O2중에서 30분 동안 어니일링되고, 낮은 진공에서 180℃에서 30분 동안 탈수된다. (Bi1-XLanX)4Ti3O12의 박막은 상기한 바와 같이 형성되고, 백금은 약 200nm 두께의 상부 전극층(584)을 제조하기 위해 스퍼터-증착된다. 백금 및 란탄족 비스무트 티타네이트층들은 밀링되어 커패시터들을 형성하고, 이어서 재로 만들기가 수행되고, O2가스 중에서 650℃에서 30분 동안 후-어니일링이 이어진다. 커패시터들은 약 110nm의 두께 및 8000㎛2미만의 표면적을 갖는다. 예비적인 결과들은 유용한 커패시터들이 대부분의 경우에 제조될 수 있음을 나타내지만, 최적 결과들을 얻기 위해 증착 및 어니일링 온도들 조절할 필요가 있다. 최상의 결과는 네오디뮴에 대한 것이고, 이는 임의의 선행 기술의 층상 초격자 물질보다 40μC/cm2만큼 큰 분극률을 갖는 커패시터들을 생산하는 것으로 보인다.
실시예 5
이 실시예에서, 비스무트 란탄 티타네이트(BLT) 집적 회로 박막 커패시터들은 분무 증착에 의해 제조하였다. 상기한 바와 같이, BLT에 대한 일반식은 바람직하게는 (Bi1-XLanX)4Ti3O12이지만, 다른 등가의 제형들이 때때로 당업계에 사용된다. 이 실시예에서, 전구체는 (Bi3,25Lan0.75)4Ti3O12의 식을 갖는 BLT 물질이 생산될 수 있는 비율의 란탄 이소프로폭시드, 트리페닐 비스무트, 및 티탄 이소프로폭시드와의 혼합물이다. 이 실시예에서 형성된 커패시터들은 도 4의 그것과 유사하지만, FET(551), 중간 접속부(554 및 593) 및 ILD(586)이 없다. 일련의 p-타입 Si 웨이퍼 기판들(561)이 산화되어 이산화규소층(572)을 형성한다. 약 200nm 두께의 백금 바닥 전극(580)은 산화물층(572) 상에서 스퍼터-증착된다. 이들은 650℃에서 O2중에서 30분 동안 어니일링되고, 낮은 진공에서 180℃에서 30분 동안 탈수된다. BLT의 박막은 상기한 바와 같이 전구체들을 사용하여 스핀-온 증착시키고, 이어서 300℃에서 핫 플레이트 상에서 5분 동안 건조시키고, 675℃에서 30초 동안 고속 열적 어니일링(RTA) 시키고, 650℃에서 60분 동안 산소 중에서 퍼네이스 어니일링시킴으로써 형성된다. 백금은 약 200nm 두께의 상부 전극층(584)을 제조하기 위해 스퍼터-증착된다. 백금 및 비스무트 란탄 탄탈레이트층들은 밀링되어 커패시터들을 형성하고, 이어서 재로 만들기가 수행되고, O2가스 중에서 650℃에서 30분 동안 후-어니일링이 이어진다. 커패시터들은 약 110nm의 두께 및 7850㎛2의 표면적을 갖는다. 분극률, 2Pr은 3볼트에서 12.65μC/cm2였고, 10볼트에서 18.10μC/cm2로 증가되었다. 강제 전압은 3볼트에서 175.4이고 10볼트에서 235.12로 증가하였다. 누설 전류는 거의 5볼트에 이르기까지 10-8암페어/cm2이하였다.
퍼네이스 어니일링이 700℃로 증가되는 것을 제외하고는 동일한 공정이 수행되었다. 분극률, 2Pr은 현재 3볼트에서 17.60μC/cm2였고, 10볼트에서 22.32μC/cm2로 증가되었다. 강제 전압은 3볼트에서 177.95이고 10볼트에서 216.79로 증가하였다. 누설 전류는 거의 4볼트에 이르기까지 10-8암페어/cm2이하였다.
실시예 6
이 실시예에서, 집적 회로 박막 커패시터들은 디스프로슘 비스무트 탄탈레이트(DBT) 액체 전구체 용액으로부터 제조하였고, 그의 성분들은 표 2에 나타낸다.
표 2
화합물 FW g Mmcle 당량 매각자 Lot#
크실렌 중에서 디스프로슘 옥타노에이트 9,017.1 5,5834 0.6192 0.6667 시메트릭스 9/27/93
크실렌 중에서 Bi2Ta2O8용액 5,000 4.6439 0.9288 1.000 시메트릭스 7/26/93
비스무트 2-에틸헥사노에이트 753.080 .0700 0.0930 0.1001 스템 135617-S
이 용액은 화학양론적 식 Dy2/3Bi2.2Ta2O9에 대응하는 양의 화학 전구체들을 함유하였다. 전구체 용액은 다음 초기 전구체들: 즉, 크실렌 중의 디스프로슘 옥타노에이트, 크실렌 중의 비스무트 탄탈레이트 용액 및 비스무트 2-에틸헥사노에이트를 함유한다. 화합물들은 플라스크 내에서 조합되고, 가열되고, 교반되면서 부피가 약 10ml에서 약 5ml로 감소되게 한다. 이어서, 용액은 크실렌을 사용하여 6.0ml로 희석되어 약 0.155몰/l의 최종 전구체를 생산한다. 커패시터들은 전구체코팅제 및 강한 산화제를 도포하고, 이어서 대응하는 가열 단계들의 하나의 시퀀스를 사용하여 형성되고, 강유전성 박막들은 약 100nm의 두께를 갖는다.
이 실시예에서 형성된 커패시터는 도 4의 그것과 유사하지만, FET(551), 중간 접속부(554 및 592) 및 ILD(586)가 없다. 일련의 p-타입 Si 웨이퍼 기판들(561)이 산화되어 이산화규소층(572)을 형성한다. 약 200nm 두께의 백금 바닥 전극(580)은 산화물층(572) 상에서 스퍼터-증착된다. 이들은 650℃에서 O2중에서 30분 동안 어니일링되고, 낮은 진공에서 180℃에서 30분 동안 탈수된다. DBT-전구체의 0.12몰 용액의 스핀코트는 1800rpm으로 30초 동안 바닥 전극(580) 상에 증착된다. 이는 160℃에서 1분 동안 O2가스 중의 핫 플레이트 상에서 가열됨으로써 건조되어, 솔리드 전구체 박막을 형성한다. 액체인 강한 산화제가 스핀-코팅에 의해 웨이퍼 상의 전구체 박막에 도포된다. 수종 5% H2O2약 20ml가 웨이퍼 중심에 도포되었고, 500rpm으로 5초 동안 방적되고, 이어서 1500rpm으로 30초 동안 방적되었다. 강한 산화제의 스핀-코팅은 160℃에서 1분 동안 O2가스 중의 핫 플레이트 상에서, 이어서 260℃에서 4분 동안 건조되고 구워졌다. 웨이퍼 상의 결과의 금속 산화물 박막은 초당 100℃의 램핑율로 O2가스 중에서 30초 동안 650℃에서 고속-열 -처리(RTP)를 사용하여 처리하였다. 웨이퍼 및 코팅은 "습윤" O2가스 분위기에서 625℃에서 90분 동안 어니일링되었다. "습윤" 산소 가스는 O2가스를 어니일링 퍼네이스로 흘러보내기 전에 95℃에서 물을 통해 O2가스를 버블링시킴으로써 생산된다. 이들 단계는 약 90nm의 두께를 갖고 디스프로슘 비스무트 탄탈레이트 층상 초격자 물질을 함유하는 강유전성 박막(582)을 형성한다. 백금은 약 200nm 두께의 상부 전극층(584)을 제조하기 위해 스퍼터-증착된다. 백금 및 디스프로슘 비스무트 탄탈레이트층들은 밀링되어 커패시터들을 형성하고, 이어서 재로 만들기가 수행되고, O2가스 중에서 650℃에서 30분 동안 후-어니일링이 이어진다. 커패시터들은 약 8000㎛2의 표면적을 갖는다. 본 발명에 따라 제조된 디스프로슘 비스무트 탄탈레이트 커패시터들의 강유전성 및 유전성은 히스테리시스 곡선, 분극률, 누설 전류 및 강제 전계를 측정함으로써 연구하였다. 2Pr-값으로서 표현되는, 측정된 나머지 분극률 Pr은 5볼트에서 16μC/cm2였다. 다른 파라메터들은 선행 기술의 층상 초격자 물질들의 범위 내에 속한다.
본 발명의 주요 특징은 모든 란탄족들의 전구체들로 이소프로폭시드를 사용할 수 있다는 사실이다. 모든 란탄족들은 이소프로폭시드들을 형성하고, 티탄 등과 같이 상기 화합물들에서 유용한 다른 원소들도 그러하다. 이는 비스무트 이외의 다른 모든 물질들이 이소프로폭시드인 전구체를 형성하는 것을 가능케 한다. 이는 상용 제공 공정에서 전구체들을 저장, 혼합하고, 일반적으로 다루는 데 훨씬 단순하게 만든다.
본 발명의 다른 특징은 카르복실레이트를 포함하는 스핀-온 및 분무된 증착 공정들에서 용매로서 옥탄을 사용하는 것이다. 란탄족 전구체들은 모두 옥탄에 가용성이고, 이는 독성이 아니기 때문에, 많은 종래 용매들보다 사용이 훨씬 용이한용매이다.
현재 본 발명의 바람직한 실시 형태인 것으로 고려되는 것들이 기재되었다. 본 발명은 그의 정신 및 본질적인 특성들에서 벗어나지 않는 다른 특정 형태들로 실시될 수 있음을 이해해야 할 것이다. 예를 들면 본 발명은 실리콘 기판의 견지에서 기재되었지만, 다른 기판들, 예를 들면 갈륨, 비소, 게르마늄, 실리콘 게르마늄, 및 기타 기판들이 사용될 수 있다. 많은 다른 강유전성 및 유전체 구조들이 사용될 수 있다. 또한, 이제 란탄족 원소들을 이용하는 층상 초격자 물질들로 제조된 강유전성 또는 유전체의 장점들 및 가공성들이 보여지고 있고, 란탄족 원소들을 이용하는 많은 다른 층상 초격자 물질들이 고안될 수 있다. 따라서 본 발명의 실시 형태들은 예시적인 것으로 제한시키고자 함이 아닌 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 특허 청구의 범위로 지시된다.

Claims (14)

  1. 기판(41)을 제공하는 단계; 상기 기판 상에 메모리 셀(500)을 형성하는 단계; 및
    상기 기판 상에 층상 초격자 물질 구조물의 박막을 자발적으로 형성하기 위해 액체 전구체를 이용하는 단계를 포함하고,
    추가로 상기 기판 상에서 상기 메모리를 완성하는 단계를 추가로 포함하는 것으로,
    상기 기판 상에 상기 메모리 셀을 형성하는 단계는 액체 전구체를 제공하는 단계를 포함하고, 상기 액체 전구체는 a) 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 원소를 포함하는 액체 전구체; 및 b) Am-1(Bi1-XLanX)2MmO3m+3의 식을 갖고, 여기서 A는 A-사이트 원소이고, M은 B-사이트 원소이고, O는 산소이고, m은 정수 또는 분수이고, Lan은 란탄, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 및 루테늄으로 구성된 군으로부터 선택된 1개 이상의 물질들을 나타내고, 0<x<1인 층상 초격자 물질을 제조하는데 적절한 액체 전구체로 구성된 군으로부터 선택된 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 이용 단계는 상기 전구체를 액체 형태로 상기 기판에 도포하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 이용 단계는 상기 전구체를 증기 형태로 상기 기판에 도포하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 식은 (Bi1-XLanX)4Ti3O12의 식을 갖는 것을 특징으로 하는 방법.
  5. 제1항, 제2항 또는 제3항에 있어서, 상기 식은 A(Bi1-XLanX)2Ta1-yNbyO9를 포함하고, 여기서 A=Sr, Ca, Ba 또는 Pb이고, 1≤y≤0인 것을 특징으로 하는 방법.
  6. 제1항, 제2항 또는 제3항에 있어서, 상기 식은 (Bi1-XLanX)2Bi4Ti3O15를 포함하는 것을 특징으로 하는 방법.
  7. 제1항, 제2항 또는 제3항에 있어서, 상기 식은 A(Bi1-XLanX)4Ti4O15를 포함하고, 여기서 A=Sr, Ca, Ba 또는 Pb인 것을 특징으로 하는 방법.
  8. 제1항, 제2항 또는 제3항에 있어서, 상기 층상 초격자 물질은 강유전성인 것을 특징으로 하는 방법.
  9. 제1항, 제2항 또는 제3항에 있어서, 상기 이용 단계는 상기 전구체를 상기 기판에 도포하는 단계 및 이어서 상기 층상 초격자 물질을 형성하기 위해 상기 기판을 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 도포 및 처리 단계는 금속 유기 화학적 증착(MOCVD)을 포함하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 처리 단계는 500℃ 내지 750℃의 온도에서 RTP를 포함하는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 상기 도포 단계는 분무 증착을 포함하는 것을 특징으로 하는 방법.
  13. 제9항에 있어서, 상기 도포 단계는 스핀-온 증착을 포함하는 것을 특징으로 하는 방법.
  14. 제1항에 있어서, 상기 이용 단계는 MOCVD를 포함하는 방법.
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