KR20040060717A - 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마디스플레이 장치 - Google Patents

플라즈마 디스플레이 패널의 구동 방법 및 플라즈마디스플레이 장치 Download PDF

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KR20040060717A
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시이자끼다까시
니시무라사또루
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Abstract

배경 휘도를 저감하여도 안정적으로 PDP를 구동할 수 있는 구동 방법을 실현하는 것을 과제로 한다. 1 표시 필드를 복수의 서브 필드 SF1-SF11로 구성하고, 점등을 행하는 서브 필드를 조합함으로써 계조 표시를 행하며, 각 서브 필드는 적어도 점등하는 셀을 기입하는 어드레스 기간과 기입한 셀을 발광하는 서스테인 기간을 구비하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 1 표시 필드 내에서 점등하는 모든 셀을, 소정의 서브 필드 SF1에서 점등한다.

Description

플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 디스플레이 장치{METHOD FOR DRIVING PLASMA DISPLAY PANEL AND PLASMA DISPLAY DEVICE}
본 발명은 플라즈마 디스플레이 패널(PDP)의 구동 방법 및 PDP 장치에 관한 것으로, 특히 PDP의 표시 콘트라스트를 향상시키는 구동 방법에 관한 것이다.
도 1은 PDP 장치의 기본 구성을 나타내는 도면이다.
플라즈마 디스플레이 패널(PDP)(1)은, 2매의 유리 기판 사이의 방전 공간에 방전용 네온 가스나 크세논 가스 등의 혼합 가스를 채우고, 기판에 형성된 전극 사이에 방전 개시 전압 이상의 전압을 인가함으로써 방전을 발생시키며, 방전에 의해 발생된 자외선에 의해 기판 위에 형성된 형광체를 여기 발광시켜 표시를 행하는 소자이다. PDP에는 각종 구성이 제안되어 있지만, 여기서는 현재 실용화되어 있는 가장 일반적인 AC형· 3 전극 면방전형의 패널을 예로서 설명을 행한다.
플라즈마 디스플레이 패널(PDP)(1)에서는, 복수의 X 전극(서스테인 전극)(2)과 Y 전극(스캔 전극)(3)을 인접하여 교대로 배치하고, X 전극 및 Y 전극이 연장되는 방향에 수직한 방향으로 복수의 어드레스 전극(제3 전극)(4)을 배치한다. X 전극과 Y 전극의 조, 즉, X1과 Y1, X2와 Y2, …와의 사이에 표시 라인이 형성되고, 각 표시 라인과 어드레스 전극(4)이 교차하는 부분에 표시 셀(5)이 형성된다. X 전극과 Y 전극을 합쳐 표시 전극이라 한다.
X 전극은 공통으로 X 구동 회로(7)에 접속되고, 동일한 구동 신호가 인가된다. X 구동 회로(7)에는, 후술하는 유지 펄스 및 리세트/어드레스 동작 시에 사용하는 전압을 발생하는 유지 펄스 회로(8)와 리세트/어드레스 전압 발생 회로(9)가 형성되어 있다. Y 전극은, 각각 Y 구동 회로(10) 내에 형성된 스캔 회로(11)에 접속되며, 후술하는 어드레스 기간에는 순차 스캔 펄스가 인가된다. Y 구동 회로(10)에는, 또한 유지 펄스 및 리세트/어드레스 전압을 발생하는 유지 펄스 회로(12)와 리세트/어드레스 전압 발생 회로(13)가 형성되어 있다. 어드레스 전극은, 어드레스 드라이버(6)에 접속되며, 어드레스 동작 시에는 스캔 펄스에 동기하여 점등 셀과 비점등 셀을 선택하는 어드레스 신호가 인가된다.
PDP에서의 방전은, 온 또는 오프의 2치 상태밖에 취할 수 없기 때문에, 발광의 횟수를 바꿔 계조를 표시한다. 그 때문에, 도 2에 도시한 바와 같이, 1 화면의 표시에 상당하는 1 표시 필드를, 복수개의 서브 필드로 분할한다. 각 서브 필드는리세트 기간, 어드레스 기간, 유지 방전 기간(서스테인 기간)으로 구성된다. 리세트 기간은, 이전의 서브 필드에서의 점등 상태에 관계없이, 모든 표시 셀을 균일한 상태, 예를 들면, 벽 전하를 소거한 상태나 벽 전하가 일정하게 형성되어 있는 상태로 하기 위한 리세트 동작이 행해진다. 어드레스 기간은, 표시 데이터에 대응하여 표시 셀의 온(점등)이나 오프(비점등) 상태를 결정하기 위하여, 선택적인 방전(어드레스 방전)이 행해지고, 점등 셀과 비점등 셀의 벽 전하를 다른 상태로 한다. 서스테인 기간은, 어드레스 기간에 선택된 표시 셀에서 반복하여 방전이 행해지고, 발광한다. 서스테인 방전 펄스의 횟수, 즉 서스테인 방출 펄스의 주기가 일정하면 서스테인 방전 기간의 길이는, 각각의 서브 필드에서 다르며, 예를 들면, 각 서브 필드의 발광 횟수의 비율을, 1:2:4:8:…등의 상태로 설정하고, 각 표시 셀마다 계조에 대응하여 발광시키는 서브 필드를 조합하면, 계조 표시를 행할 수 있다.
도 3은, 종래의 PDP 장치의 각 서브 필드의 구동 파형의 전형예를 나타내는 도면이다. 도시한 바와 같이, 리세트 기간에서는, 어드레스 전극 A에 0V를 인가한 상태에서, Y 전극에는 전압이 0V에서 Vs+Vw까지 서서히 변화하는 경사 파형의 펄스 m이 인가되고, X 전극에는 전압이 0V에서 -Vs까지 서서히 변화하는 경사 파형의 펄스가 인가된다. 이것에 의해, 표시 셀에 축적된 벽 전하에 관계없이 전체 셀에서 방전이 발생하고, Y 전극에 음의 벽 전하가, X 전극에 양의 벽 전하가 축적된다. 이것을 전체 셀 기입 방전(리세트 방전)이라 한다. 계속해서, Y 전극에는 전압이 Vs부터 서서히 저하하는 경사 파형의 전하 제어 펄스 n이 인가되고, X 전극에는 전압 Vs가 인가되며, 기입 방전에 의해 축적된 Y 전극과 X 전극의 벽 전하가 감소하여, Y 전극 및 X 전극의 벽 전하는 거의 제로(0)로 된다. 또 이하의 설명에서는 전압이 선형으로 변화하는 경사 파형의 펄스를 예로서 설명하지만, 선형으로 변화하지 않아도 된다.
어드레스 기간에서는, X 전극에 전압 Vs가 인가되고, Y 전극에 0V를 인가한 상태에서, Y 전극에 전압-Vs-Vy의 스캔 펄스를 순차 인가하고, 스캔 펄스의 인가에 동기하여 점등 셀의 어드레스 전극 A에 어드레스 전압 Va를 인가한다. 비점등 셀의 어드레스 전극에는 0V가 인가된다. 스캔 펄스와 어드레스 전압이 인가된 점등 셀에서는 어드레스 방전이 발생하여, Y 전극에는 양의 벽 전하가 축적되고, X 전극에는 음의 벽 전하가 축적된다. 이 경우의 Y 전극과 X 전극의 벽 전하는, 유지 방전 펄스가 인가되면 유지 방전이 발생하는 전하량이다. 비점등 셀에서는 어드레스 방전은 발생하지 않기 때문에, Y 전극과 X 전극의 벽 전하는 거의 제로 상태 그대로 유지된다.
서스테인 방전 기간에서는, 어드레스 전극에 0V를 인가한 상태에서, X 전극과 Y 전극에 서스테인 펄스로서 전압 Vs와 -Vs를 교대로 인가한다. 단, 처음에 Y 전극에 인가되는 서스테인 펄스의 전압은 Vs+Vu로 한다. 점등 셀에서는, 벽 전하에 의한 전압이 서스테인 펄스의 전압에 중첩되어 방전 개시 전압을 초과하여 서스테인 방전이 발생하고, 그것에 의해 전하가 이동하여 다음의 서스테인 방전에 필요한 전하가 Y 전극과 X 전극에 축적된다. 즉, 어드레스 기간이 종료한 시점에서는, Y 전극에 양의 벽 전하가 축적되고, X 전극에는 음의 벽 전하가 축적되어 있으며, Y 전극을 높은 측으로 하는 전압이 Y 전극과 X 전극의 사이에 인가되어 있는 것으로 된다. 따라서, 서스테인 기간의 처음에 서스테인 펄스로서 Y 전극에 전압 Vs+Vu를 인가하고, X 전극에 -Vs를 인가하면, 그것에 상기한 벽 전하에 의한 전압이 중첩되어 방전 개시 전압을 초과하여 서스테인 방전이 발생한다. 서스테인 방전에 수반하여 양의 전하는 Y 전극으로부터 X 전극으로 이동하고, 음의 전하는 X 전극으로부터 Y 전극으로 이동하여 축적되며, 이것이 X 전극측을 높은 측으로 하는 전압을 발생하기 때문에 서스테인 방전이 정지한다. 다음에, 서스테인 펄스로서 Y 전극에 -Vs를 인가하고, X 전극에 전압 Vs를 인가하면, 벽 전하에 의한 X 전극측을 높은 측으로 하는 전압이 중첩되기 때문에, 서스테인 방전이 발생한다. 서스테인 기간에는, 이것을 반복한다. 또, 비점등 셀에는 전하는 축적되어 있지 않기 때문에, 어느 측에 서스테인 펄스를 인가하여도 방전은 발생하지 않는다.
각 서브 필드는 이상과 같은 구성을 갖고, 각 서브 필드의 휘도의 가중치 부가에 대응하여 서스테인 기간의 길이, 즉 서스테인 펄스 수가 다르다. 10개의 서브 필드 중, 점등하는 서브 필드를 조합함으로써 원하는 계조를 표시할 수 있다.
도 4는 종래의 PDP 장치의 계조 표시의 예를 나타내는 도면이다. 이 예에서는, 1 표시 필드는 10개의 서브 필드 SF1-SF10로 구성되며, 각 서브 필드는 도시한 바와 같은 휘도비로 되어 있다. 1 표시 필드의 선두에는, 최소 휘도비의 SF1이 배치되고, 이하 순서대로 도시한 바와 같은 휘도비의 서브 필드가 배치된다. 각 계조 레벨을 표시할 때에는, 도시한 바와 같이 점등하는 서브 필드를 조합한다. 여기서는, 계조 레벨 0부터 35까지밖에 나타나 있지 않지만, 이 예에서는 124 계조 레벨까지 표시하는 것이 가능하다. 또, 이 예에서는, 4 종류의 휘도비에 대하여 동일한 휘도비의 서브 필드를 2개씩 제공함으로써, 동일한 계조를 표시하는 경우에도 복수의 조합을 가능하게 하고 있다. 이것에 의해 색 의사(color false) 윤곽을 저감시킬 수 있다.
이상, 종래의 전형적인 PDP 장치에 대하여 설명하였지만, PDP 장치에는 다양한 방식이 있다. 예를 들면, 일본 특허 공개평9-160525호 공보는, 모든 유지 전극사이를 표시 셀로서 이용함으로써, 종래와 동일한 유지 전극 수로 표시 라인 수를 2배로 한 PDP 장치를 개시하고 있다. 본 발명은, 서브 필드법을 이용하여 계조 표시를 행하는 PDP 장치이면, 그 어느 것에도 적용 가능하지만, 여기서는 이 이상의 상세한 설명은 생략한다.
AC형 PDP 장치에서는, 서스테인 기간의 종료 후 점등 셀· 비점등 셀에서 셀에 축적된 벽 전하의 양이나 상태가 다르다. 그 때문에, 다음의 서브 필드에서의 어드레스 방전이 불안정하게 되어, 충분한 동작 마진을 확보하는 것이 어렵게 된다는 문제가 있었다. 그 때문에, AC형 PDP 장치에서는, 상기한 바와 같이 각 서브 필드의 리세트 기간에 전체 셀 기입 방전(리세트 방전)을 발생시켜, 각 셀의 벽 전하의 균일화를 행한다. 그러나, 이 전체 셀 기입 방전은, 전체 셀에서 행해지기 때문에, 비점등 셀에서도 점등되어, 그 결과로서 배경 휘도가 높아져서 콘트라스트비를 현저히 저하시킨다는 문제가 생긴다.
따라서, 콘트라스트비를 향상시키는 각종 구동 방법이 제안되어 있다.
일본 특허 공개2000-75835호 공보는, 리세트 기간에 Y 전극에 인가되는 펄스를 전압이 서서히 변화하는 파형으로 함으로써, 리세트 기간에서의 방전 강도를 저하시켜 콘트라스트비를 향상시키는 구동 방법을 개시하고 있다.
일본 특허 공개평5-313598호 공보는, 1 표시 필드의 선두 서브 필드에서만 전체 셀 기입 방전을 행하고, 다른 서브 필드에서는 전체 셀 기입 방전을 행하지 않는 구동 방법을 개시하고 있다. 이것에 의해, 전체 셀 기입 방전의 횟수가 저감되기 때문에 콘트라스비가 향상된다.
일본 특허 공개평3-219286호 공보는, 예비 방전 서브 필드를 제공하여 전체 셀에서 예비 방전을 발생시키는 구동 방법을 개시하고 있다.
일본 특허 공개2002-72961호 공보는, 표시 필드의 선두에 리세트용 서브 필드를 제공하여, 발광을 행하는 셀에 대하여 리세트용 서브 필드에서 리세트 방전을 발생시키는 구동 방법을 개시하고 있다.
[특허 문헌 1]
일본 특허 공개 평9-160525호 공보(단락 0011∼0014, 도 1 내지 도 8)
[특허 문헌 2]
일본 특허 공개2000-75835호 공보(도 1)
[특허 문헌 3]
일본 특허 공개평5-313598호 공보(도 2)
[특허 문헌 4]
일본 특허 공개평3-219286호 공보(도 1, 도 2)
[특허 문헌 5]
일본 특허 공개2002-72961호 공보(도 12, 도 13)
종래 기술 중 콘트라스트비를 개선하는 가장 유효한 구동 방법은, 일본 특허공개2000-75835호 공보에 개시된 선두의 서브 필드에서만 리세트 방전(전체 셀 기입 방전)을 행하고, 다른 서브 필드에서는 리세트 방전을 행하지 않는 방법이다. 그러나, 이 구동 방법에는, 다음과 같은 문제가 있다.
(1) 선두의 서브 필드에서만 전체 셀 기입 방전을 행하는 경우, 후의 서브 필드에서는 이 방전부터 어드레스 방전까지의 시간이 길어지기 때문에, 모든 서브 필드에서 리세트 방전을 행하는 경우에 비하여 기입 전압을 크게 할 필요가 있으며, 구동 회로의 비용이 증가하고, 1회의 리세트 방전에 의한 배경 휘도의 증가가 커서, 콘트라스트비는 충분히 저감되지 않는다.
(2) 2번째 이후의 서브 필드에서는, 이전의 서브 필드에서 점등한 셀에는 서스테인 방전에 의해 형성된 벽 전하가 형성되어 있지만, 비점등 셀에는 선두의 서브 필드에서의 리세트 방전에 의한 벽 전하가 형성되어 있을 뿐으로, 벽 전하의 상태가 다르다. 그 때문에, 이 상태에서 어드레스 방전을 발생시키면, 셀에 의해 어드레스 방전이 불안정하게 되어, 동작 마진의 확보가 어렵게 된다는 문제가 있다.
(3) 각 서브 필드에서는 선두의 서브 필드의 리세트 방전에 의해 형성된 벽 전하를 이용하여 어드레스 방전이 행해지지만, 비점등의 서브 필드가 계속되는 셀에서는, 선두의 서브 필드에서 벽 전하가 형성되고 나서 그것을 이용하기까지의 시간이 길어져서, 프라이밍 효과(priming effect)가 감소된다. 그 때문에, 마지막 부분에 가까운 서브 필드에서 처음으로 점등하는 셀에서는, 어드레스 방전을 정상적으로 행할 수 없다는 문제가 생긴다. 또한, 이 문제를 해결하기 위해서, 어드레스 전압을 크게 할 필요가 있어, 구동 회로의 비용이 증가한다.
(4) 서스테인 방전은 주위의 비점등 셀에도 방전 확산에 의해 영향을 미친다. 그 때문에, 선두의 서브 필드의 리세트 방전에 의해 형성된 비점등 셀의 벽 전하를 유지하는 것이 어려워, 다음의 리세트 방전에 영향을 준다. 방전 확산을 작게 하기 위해서는, 셀 사이의 거리를 크게 하여 역 슬릿을 넓게 하거나 셀 사이에 격벽(리브)을 형성하도록 설계할 필요가 있어, 패널의 표시 휘도의 저하를 초래한다. 또한, 상기한 일본 특허 공개 평9-160525호 공보에 개시된 모든 유지 전극 사이의 스페이스를 셀로서 이용하는 ASIS 방식에서는 역 슬릿을 넓게 할 수 없다.
선두의 서브 필드에서만 리세트 방전을 행하는 구동 방법은, 이상과 같은 문제를 갖고 있기 때문에, 역 슬릿을 넓게 할 수 없는 고정밀 PDP 장치에는 적용하는 것이 어렵다. 또한, 박스 리브 구조의 PDP 장치는 (3)이나 (4)의 문제는 없지만, 각 셀을 리브로 둘러싸 완전하게 분리하기 때문에 기입 전압을 높게 할 필요가 있어, 구동 회로의 비용이 증가한다는 문제가 있다.
본 발명은, 이상과 같은 문제가 발생하지 않고 높은 콘트라스트의 PDP 장치를 실현할 수 있는 새로운 구동 방법의 실현을 목적으로 한다.
도 1은 플라즈마 디스플레이(PDP) 장치의 개략 구성도.
도 2는 서브 필드법에 의한 표시 필드의 구성을 나타내는 도면.
도 3은 종래의 구동 파형의 예를 나타내는 도면.
도 4는 종래의 계조 표시의 서브 필드의 조합을 나타내는 도면.
도 5는 본 발명의 원리를 설명하는 도면.
도 6은 본 발명의 제1 실시예의 계조 표시의 서브 필드의 조합을 나타내는 도면.
도 7은 제1 실시예의 SF1 및 SF2의 구동 파형을 나타내는 도면.
도 8은 본 발명의 제2 실시예의 계조 표시의 서브 필드의 조합을 나타내는 도면.
도 9는 제2 실시예의 SF1, SF2 및 SF3의 구동 파형을 나타내는 도면.
도 10은 제1 실시예의 구동 파형의 변형을 나타내는 도면.
도 11은 제1 실시예의 구동 파형의 다른 변형을 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 플라즈마 디스플레이 패널
2 : X 전극
3 : Y 전극
4 : 어드레스 전극
5 : 표시 셀
6 : 어드레스 드라이버
7 : X 구동 회로
8, 12 : 유지 펄스 회로
9, 13 : 리세트/어드레스 전압 발생 회로
10 : Y 구동 회로
11 : 스캔 회로
상기 목적을 실현하기 위해서, 본 발명의 플라즈마 디스플레이 패널의 구동 방법은, 표시 필드 내에서 점등하는 셀과 전혀 점등하지 않는 셀로 나누고, 점등하는 셀은 표시 필드 내의 선두에 가까운 위치에 배치되는 소정의 서브 필드에서 전부 점등하는 것을 특징으로 한다. 계조 표시 레벨은, 이 소정의 서브 필드에서의 발광도 고려하여 설정한다.
도 5는 본 발명의 원리를 설명하는 도면이다. 1 표시 필드 내에 서브 필드 SF1, SF2, SF3, SF4, …가 이 순서대로 배열되어 있는 것으로 한다. 종래에는, 각 서브 필드는 소정의 계조 레벨을 표시하기 위해 조합되고, 선두의 서브 필드 SF1에서 점등하지 않는 셀이 후의 서브 필드에서 점등하는 경우가 있었다. 이것에 대하여, 본 발명의 구성에서는, 1 표시 필드에서 점등하는 서브 필드가 있는 경우에는, 반드시 선두의 서브 필드 SF1에서 점등한다. 리세트 방전은, 소정의 서브 필드만에서 행하고, 다른 서브 필드에서는 행하지 않지만, 후술하는 바와 같이 휘도비의 큰 서브 필드 등에서도 리세트 방전을 행하는 등의 변형예가 가능하다. 이것에 의해, 종래의 선두 서브 필드에서만 리세트 방전을 행하는 경우와 동일하게 콘트라스트비를 개선하였으므로, 또한 이하와 같은 이점이 있다.
(1) 리세트 방전(기입 방전)보다 서스테인 방전에 의해 형성된 벽 전하쪽이 안정되어 있기 때문에, 상기한 종래 기술에서의 문제는 발생되지 않는다. 예를 들면, 소정의 서브 필드 이후의 서브 필드에서 점등하는 경우, 어드레스 방전을 행하는 셀은 서스테인 방전에 의해 형성된 벽 전하를 이용하기 때문에, 높은 기입 전압(리세트 전압)을 필요로 하지 않는다.
예를 들면, 도 5의 종래예에서, 4행 2열째의 셀은 SF4에서 처음으로 점등한다. 그 때문에, SF1의 리세트 방전에 의해 형성된 벽 전하를 이용하게 된다. 이것에 대하여, 본 발명에서는, 4행 2열째의 셀은 SF1에서 점등하고 있으며, SF4에서점등하는 경우에는 서스테인 방전에 의해 형성된 벽 전하를 이용하게 된다.
(2) 1 표시 필드 내에서의 점등 셀과 비점등 셀을 완전하게 구별하기 때문에, 적당한 처리에 의해 각각의 벽 전하를 원하는 상태로 할 수 있어, 동작 마진을 확보하여 안정된 동작이 가능하게 된다.
(3) 기입 방전(리세트 방전) 및 서스테인 방전의 양쪽의 프라이밍 효과를 이용할 수 있다.
이상과 같이, 본 발명의 플라즈마 디스플레이 패널의 구동 방법은, 종래의 구동 방법과 동일하게 콘트라스트비를 개선할 수 있을 뿐만 아니라, 종래 기술에서 발생한 문제를 해결할 수 있다.
소정의 서브 필드는, 예를 들면, 휘도비가 가장 작은 서브 필드이고, 이 경우에는, 소정의 서브 필드는 선두에 배치한다. 또한, 선두에 최소 휘도비의 서브 필드를 배치하고, 2번째에 2번째의 휘도비의 서브 필드를 배치하며, 2번째의 서브 필드를 소정의 서브 필드로 하는 것도 가능하여, 다양한 변형예가 있을 수 있다.
1 표시 필드에는, 소정의 서브 필드 이외에 소정의 서브 필드와 동일한 휘도비의 서브 필드를 더 제공하는 것이 바람직하다. 이것에 의해, 예를 들면 최소 휘도비의 서브 필드가 소정의 서브 필드이면, 소정의 서브 필드를 점등시키는 서브 필드의 조합으로 모든 계조 레벨을 표시할 수 있다.
소정의 서브 필드에서는, 어드레스 기간 전에, 전체 셀의 기입 방전을 발생시키는 리세트 기간을 제공하는 것이 바람직하다. 또한, 소정의 서브 필드뿐만 아니라, 휘도 가중치가 큰 서브 필드에 대해서도, 어드레스 기간 전에, 전체 셀의 기입 방전을 발생시키는 리세트 기간을 제공하는 것이 바람직하다. 또한, 소정의 서브 필드를 2번째에 배치하는 경우에는, 선두의 최소 휘도비의 서브 필드에도 리세트 기간을 제공하는 것이 바람직하다. 다른 서브 필드에는 리세트 기간을 제공할 필요는 없다. 리세트 기간에서는, 전체 셀의 기입 방전을 연속하여 2회 이상 발생시켜도 된다.
리세트 기간을 갖는 서브 필드의 직전의 서브 필드에서, 점등한 셀의 잔류 전하를 소거하는 서브 필드 리세트 방전을 행하는 것이 바람직하다.
소정의 서브 필드에서는, 어드레스 기간에서의 어드레스 펄스의 폭을 다른 서브 필드의 어드레스 펄스의 폭보다 넓게 하거나, 어드레스 펄스의 전압을 다른 서브 필드의 어드레스 펄스의 전압보다 크게 하거나, 스캔 펄스의 전압을 다른 서브 필드의 스캔 펄스의 전압보다 크게 하는 것이 바람직하다.
또한, 소정의 서브 필드에서는, 어드레스 기간과 서스테인 기간의 사이에, 비점등의 셀의 방전을 억제하는 처리를 행하는 것이 바람직하다. 이 처리는, 예를 들면, 어드레스 전극에 어드레스 펄스를 인가함과 함께, 주사 전극에 경사 파형의 펄스를 인가하는 처리이다. 이 경우, 경사 파형의 펄스의 최종 전위는, 리세트 기간에서의 경사 파형의 전하 제어 펄스의 최종 도달 전위보다 낮게 한다.
[발명의 실시 형태]
본 발명의 실시예의 PDP 장치는 도 1에 도시한 바와 같은 구성을 갖는다. 그러나, 본 발명은 이것에 한정되는 것이 아니라, 서브 필드법에 의해 계조 표시를 행하는 PDP 장치이면 어떠한 것에도 적용 가능하며, 예를 들면, 일본 특허 공개평9-160525호 공보에 개시된 ALIS 방식의 PDP 장치에도 적용 가능하다.
도 6은, 본 발명의 제1 실시예의 PDP 장치에서의 서브 필드 구성과 계조 레벨을 실현하는 서브 필드의 조합을 나타내는 도면이다. 또, 여기서는, 계조 레벨 0부터 35까지밖에 나타나 있지 않지만, 이 구성에 의해 계조 레벨 0부터 124를 표시할 수 있다. 도 4와 비교하여 명백한 바와 같이, 제1 실시예의 서브 필드 구성은, 종래의 서브 필드 구성의 선두에 휘도비 1의 서브 필드가 부가되어 있는 점이 종래예와 다르다. 따라서, 휘도비 1의 서브 필드가 2개 제공되어 있는 것으로 된다. 2번째의 휘도비 1의 서브 필드 SF2는 다른 위치에 배치하여도 된다.
도시한 바와 같이, 선두의 서브 필드 SF1은, 계조 레벨 1 이상의 모든 계조 레벨을 표시할 때에 점등된다. 이와 같이 SF1을 반드시 점등시키더라도, 휘도비 1의 서브 필드가 2개 있기 때문에 모든 계조 레벨이 표시 가능하다. 종래예에서는 홀수번째의 계조 레벨을 표시하는 경우에만 SF1을 점등하고, 짝수번째의 계조 레벨을 표시하는 경우에는 SF1은 점등하지 않도록 하였다. 이것에 대하여 본 실시예에서는, 홀수번째의 계조 레벨을 표시하는 경우에는 종래예와 마찬가지로 선두의 SF1을 점등하고, 짝수번째의 계조 레벨을 표시하는 경우에는 휘도비 1의 SF2와 조합하여 표시를 행함으로써, SF1을 항상 점등시키는 것이 가능하다. 예를 들면, 계조 레벨 2를 표시할 때에는 SF1과 SF2를 점등하고, 계조 레벨 4를 점등할 때에는 SF1과 SF2 및 SF7(휘도비 2)을 점등한다. 또한, 계조 레벨 32를 표시하는 경우에는, SF1과 SF2 및 SF4-SF7을 점등한다. 따라서, SF2 이후의 서브 필드에서 점등하는 셀은, 전부 SF1에서 점등한 셀만이다.
도 7은, 제1 실시예의 SF1과 SF2 이후의 구동 파형을 나타내는 도면이다. 도시한 바와 같이, SF1에서는, 도 3의 종래예와 마찬가지로 리세트 기간을 제공하여 전체 셀 기입 방전(리세트 방전)을 발생시키고, 그 후, 경사 파형의 전하 제어 펄스를 인가하여 벽 전하를 조정한다. 그 후 어드레스 기간에 점등하는 셀에서 어드레스 방전을 발생시키고, 서스테인 방전에 필요한 벽 전하를 형성한다. 또한, 기간 NE에서, X 전극에 0V를, 어드레스 전극에 Va를 인가한 상태에서, Y 전극에 0V에서 -Vs로 변화하는 경사형의 파형 p를 인가하여, 비선택 셀의 벽 전하를 적정값으로 조정한다. 그 후, 서스테인 기간에 Y 전극과 X 전극에 교대로 Vs와 -Vs를 인가하여 서스테인 방전을 발생시킨다(처음의 펄스는 Vs+vu).
SF2에서는, 리세트 기간에서 SF1에서 행한 전체 셀 기입 방전을 발생시키지 않고, 경사 파형의 전하 제어 펄스만을 인가하고, 또한 기간 NE를 제공하지 않는다. 이후의 서브 필드는, SF2와 동일하고 서스테인 기간의 길이만이 다르다.
이러한 구동 파형에 의해, SF2 이후에 점등하는 셀은 전부 SF1에서 점등한 셀이고, SF1의 서스테인 방전에 의해 형성된 벽 전하가 있기 때문에, 기입 방전을 행하지 않더라도 충분히 어드레스 방전을 발생시킬 수 있다. 따라서, 기입 방전(리세트 방전)의 횟수가 감소하기 때문에, 콘트라스트비가 향상한다.
또한, SF2 이후에서는 SF1의 서스테인 방전에 의해 형성된 벽 전하를 이용하여 어드레스 방전을 발생시키기 때문에, SF1의 기입 방전을 필요 이상으로 높게 할 필요가 없다. 상술한 바와 같이, SF1에서 전체 셀 기입 방전을 행하는 종래예인 경우, SF1에서의 전체 셀 기입 방전으로부터 후의 서브 필드에서 어드레스 방전을행하기까지의 시간이 길어지기 때문에, 모든 서브 필드에서 전체 셀 기입 방전을 행하는 경우에 비하여 SF1에서의 전체 셀 기입 방전의 전압을 크게 할 필요가 있었다. 이것에 대하여, 본 실시예에서는, SF1의 서스테인 방전에 의해 형성된 벽 전하를 이용하기 때문에, SF1의 기입 방전의 전압은 모든 서브 필드에서 전체 셀 기입 방전을 행하는 경우와 동일한 정도여도 된다. 따라서, SF1에서 전체 셀 기입 방전을 행하는 종래예에 비하여, 본 발명의 쪽이 콘트라스트비가 한층 더 개선된다.
또한, SF1에서는 그 표시 필드에서 점등하는 모든 셀이 선택되어 서스테인 방전이 행해진다. 따라서, SF1에서 점등하지 않는 셀은 그 표시 필드에서 점등하지 않는 셀이고, 비점등 셀의 벽 전하를 적정값으로 조정하면, 셀끼리의 상호 간섭 등을 저감시킬 수 있어, 후의 서브 필드에서 비점등 셀이 잘못 발광할 가능성이 저하되므로, 동작 마진이 커진다. 구체적으로는, 비점등 셀에 어드레스 펄스와 스캔 펄스를 인가하여도 방전하지 않도록 하면 되며, 상기한 바와 같이 기간 NE에 어드레스 전극에 Va를 인가하고, Y 전극에 0V에서 -Vs로 변화하는 경사형의 파형 p를 인가한다. 여기서, 파형 p의 도달 전위를 경사 파형의 전하 제어 펄스 n의 도달 전위보다 낮게 하는 것이 바람직하다.
도 8은, 본 발명의 제2 실시예의 PDP 장치에서의 서브 필드 구성과 계조 레벨을 실현하는 서브 필드의 조합을 나타내는 도면이다. 도 6과 마찬가지로, 여기서는, 계조 레벨 0부터 67까지밖에 나타나 있지 않지만, 이 구성에 의해 계조 레벨 0부터 247을 표시할 수 있다. 단, 일부의 계조 레벨은 표시할 수 없다. 도시한바와 같이, 제2 실시예의 서브 필드 구성은, 11개의 서브 필드를 갖고, SF1이 최소 휘도비 1을 가지며, SF2가 휘도비 2를 갖고, 이하 순서대로 64, 32, 16, 8, 4, 8, 16, 32, 64의 휘도비의 서브 필드가 배치되어 있다. 도시한 바와 같이, 2번째의 SF2는, 계조 레벨 2 이상의 모든 계조 레벨을 표시할 때에 점등된다. 이 때문에, 계조 레벨 4나 5 등은 표시할 수 없다.
도 9는, 제2 실시예의 SF1 및 SF2와 그 이후의 서브 필드의 구동 파형을 나타내는 도면이다. 도시한 바와 같이, SF1의 구동 파형은, 리세트 기간과, 어드레스 기간과, 서스테인 기간과, SF 리세트 기간 R이 제공되어 있다. 리세트 기간, 어드레스 기간 및 서스테인 기간은, 도 3의 종래예의 구동 파형과 동일하다. SF 리세트 기간 R에서는, 점등 셀에서 서스테인 방전에 의해 발생된 잔류 전하를 소거하기 위해서, Y 전극에 음의 펄스(-Vs)가 인가된다.
SF2의 구동 파형은 제1 실시예의 SF1의 구동 파형과 동일하며, SF3 이후의 구동 파형은 제1 실시예의 SF2 이후의 구동 파형과 동일하다
제2 실시예에서는, 1 표시 필드에서 점등하는 모든 셀을 SF2에서 점등하고 있으며, SF3 이후의 서브 필드에 대해서는 제1 실시예와 마찬가지로 전체 셀 기입 방전을 발생시킬 필요는 없다. 제2 실시예에서는 SF1과 SF2에서 전체 셀 기입 방전을 발생시키고 있으며, 그 만큼 콘트라스트비가 낮아지지만 종래예에 비하면 향상된다. 이와 같이, 본 발명에서는 약간의 결점이 생기더라도 그 이상의 이점이 있는 다양한 변형예가 가능하다.
도 10은, 도 6의 제1 실시예의 구동 파형의 변형예를 나타내는 도면이다.이 변형예에서는, SF1에서의 어드레스 펄스의 폭을 다른 서브 필드의 어드레스 펄스의 폭보다 넓게 하고, 어드레스 펄스의 전압을 다른 서브 필드의 어드레스 펄스의 전압보다 크게 하고 있다. 또한, SF1에서의 스캔 펄스의 폭을 다른 서브 필드의 스캔의 폭보다 넓게 하고, 스캔 펄스의 전압을 다른 서브 필드의 스캔 펄스의 전압보다 크게 하고 있다. 이것에 의해, SF1에서 점등하는 셀에서 확실하게 어드레스 방전을 발생시키는 것이 가능하게 된다. SF2 이후의 서브 필드에서는, SF1의 서스테인 방전에 의해 형성된 벽 전하를 이용하기 때문에, 어드레스 펄스 및 스캔 펄스의 폭이 좁고, 전압이 작더라도, 어드레스 방전은 확실하게 발생한다. 이것에 의해, 1 표시 필드 전체에서는 어드레스 기간을 단축할 수 있다.
도 11은, 도 6의 제1 실시예의 구동 파형의 다른 변형예를 나타내는 도면이다. 이 변형예에서는, SF1에서의 전체 셀 기입 방전과 경사 파형의 전하 제어 펄스의 인가를 연속하여 2회 행하고 있다. 즉, 리세트 기간을 2회 연속하여 제공하고 있다. 전체 셀 기입 방전이 2회 행해지게 되지만, SF1에서의 어드레스 방전의 발생을 보다 확실하게 행할 수 있게 된다.
또, 상기한 실시예에서는 SF1 또는 SF1과 SF2에만 리세트 기간을 제공하는 예를 설명하였지만, 또한 휘도비가 큰 서브 필드에는 리세트 기간을 제공하여 보다 확실하게 그 서브 필드에서의 어드레스 방전을 행할 수 있도록 하여도 된다.
(부기 1)
1 화면의 표시 필드를 복수의 서브 필드에서 구성하고, 상기 복수의 서브 필드 중 점등을 행하는 서브 필드를 조합함으로써 계조 표시를 행하며, 각 서브 필드는 적어도 상기 서브 필드에서 점등하는 셀을 기입하는 어드레스 기간과 기입한 셀을 발광하는 서스테인 기간을 구비하는 플라즈마 디스플레이 패널의 구동 방법으로서,
1 표시 필드 내에서 점등하는 모든 셀을, 상기 표시 필드를 구성하는 상기 복수의 서브 필드 중 소정의 서브 필드에서 점등하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 2)
상기 소정의 서브 필드는, 휘도비가 가장 작은 서브 필드인 부기 1에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 3)
1 표시 필드는, 상기 소정의 서브 필드 이외에 상기 소정의 서브 필드와 동일한 휘도비의 서브 필드를 갖는 부기 1 또는 2에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 4)
상기 소정의 서브 필드가, 1 표시 필드 내의 선두의 서브 필드인 부기 1 내지 3 중 어느 하나에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 5)
상기 소정의 서브 필드는, 상기 어드레스 기간 전에, 전체 셀의 기입 방전을 발생시키는 부기 1 내지 4 중 어느 하나에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 6)
상기 소정의 서브 필드 및 휘도무게의 큰 서브 필드는, 상기 어드레스 기간전에, 전체 셀의 기입 방전을 발생시키는 부기 1 또는 2에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 7)
상기 소정의 서브 필드의 상기 전체 셀의 기입 방전을, 연속하여 2회 이상 발생시키는 부기 5 또는 6에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 8)
상기 전체 셀의 기입 방전을 행하는 서브 필드 직전의 서브 필드에서, 점등한 셀의 잔류 전하를 소거하는 서브 필드 리세트 방전을 행하는 부기 5 내지 7 중 어느 하나에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 9)
최소 휘도비의 서브 필드를 1 표시 필드의 선두에 배치하고, 상기 소정의 서브 필드를 1 표시 필드의 2번째에 배치하는 부기 1에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 10)
상기 소정의 서브 필드는, 최소 휘도비가 다음으로 작은 휘도비의 서브 필드인 부기 9에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 11)
상기 선두의 서브 필드 및 상기 소정의 서브 필드는, 상기 어드레스 기간 전에, 전체 셀의 기입 방전을 발생시키는 부기 9 또는 11에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 12)
상기 선두의 서브 필드에서, 점등한 셀의 잔류 전하를 소거하는 서브 필드 리세트 방전을 행하는 부기 9 내지 11 중 어느 하나에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 13)
상기 소정의 서브 필드의 어드레스 기간에서의 어드레스 펄스 및 스캔 펄스의 폭은, 다른 서브 필드의 어드레스 기간에서의 어드레스 펄스 및 스캔 펄스의 폭보다 넓은 부기 1 내지 12 중 어느 하나에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 14)
상기 소정의 서브 필드의 어드레스 기간에서의 어드레스 펄스의 전압은, 다른 서브 필드의 어드레스 기간에서의 어드레스 펄스의 전압보다 큰 부기 1 내지 13 중 어느 하나에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 15)
상기 소정의 서브 필드의 어드레스 기간에서의 스캔 펄스의 전압은, 다른 서브 필드의 어드레스 기간에서의 스캔 펄스의 전압보다 큰 부기 1 내지 14 중 어느 하나에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 16)
상기 소정의 서브 필드에서는, 상기 어드레스 기간과 상기 서스테인 기간의 사이에, 비점등의 셀의 방전을 억제하는 처리를 행하는 부기 1 내지 15 중 어느 하나에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 17)
상기 비점등의 셀의 방전을 억제하는 처리는, 어드레스 전극에 어드레스 펄스를 인가함과 함께, 주사 전극에 시간과 함께 인가 전압의 변화하는 펄스를 인가하는 부기 16에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 18)
상기 시간과 함께 인가 전압의 변화하는 펄스의 최종 전위는, 상기 전체 셀의 기입 방전의 후에 인가되는 시간과 함께 인가 전압의 변화하는 전하 제어 펄스의 최종 도달 전위보다 낮은 부기 5 또는 11에 기재된 플라즈마 디스플레이 패널의 구동 방법.
(부기 19)
계조 표시 레벨은, 상기 소정의 서브 필드에서의 점등에 의한 휘도도 고려하여 결정된다.
(부기 20)
플라즈마 디스플레이 패널과, 상기 플라즈마 디스플레이 패널의 구동 회로를 구비하고,
상기 구동 회로는, 부기 1 내지 19에 기재된 구동 방법에 의해 상기 플라즈마 디스플레이 패널을 구동하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
이상 설명한 바와 같이, 본 발명의 구동 방법에 따르면, 전체 셀 기입 방전의 횟수를 저감하여 콘트라스트비를 향상시키더라도 표시 에러 등이 발생하지 않는 고 표시 품질의 PDP 장치를 실현할 수 있다.

Claims (10)

1 화면의 표시 필드를 복수의 서브 필드로 구성하고, 상기 복수의 서브 필드 중 점등을 행하는 서브 필드를 조합함으로써 계조 표시를 행하며, 각 서브 필드는 적어도 상기 서브 필드에서 점등하는 셀을 기입하는 어드레스 기간과 기입한 셀을 발광하는 서스테인 기간을 구비하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
1 표시 필드 내에서 점등하는 모든 셀을, 상기 표시 필드를 구성하는 상기 복수의 서브 필드 중 소정의 서브 필드에서 점등하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
제1항에 있어서,
상기 소정의 서브 필드는, 휘도비가 가장 작은 서브 필드인 플라즈마 디스플레이 패널의 구동 방법.
제1항 또는 제2항에 있어서,
1 표시 필드는, 상기 소정의 서브 필드 이외에 상기 소정의 서브 필드와 동일한 휘도비의 서브 필드를 갖는 플라즈마 디스플레이 패널의 구동 방법.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 소정의 서브 필드가, 1 표시 필드 내의 선두 서브 필드인 플라즈마 디스플레이 패널의 구동 방법.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 소정의 서브 필드는, 상기 어드레스 기간 전에, 전체 셀의 기입 방전을 발생시키는 플라즈마 디스플레이 패널의 구동 방법.
제5항에 있어서,
상기 전체 셀의 기입 방전을 행하는 서브 필드의 직전의 서브 필드에서, 점등한 셀의 잔류 전하를 소거하는 서브 필드 리세트 방전을 행하는 플라즈마 디스플레이 패널의 구동 방법.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 소정의 서브 필드의 어드레스 기간에서의 어드레스 펄스 및 스캔 펄스의 폭은, 다른 서브 필드의 어드레스 기간에서의 어드레스 펄스 및 스캔 펄스의 폭보다 넓은 플라즈마 디스플레이 패널의 구동 방법.
제1항 내지 제7항 중 어느 한 항에 있어서,
상기 소정의 서브 필드의 어드레스 기간에서의 어드레스 펄스의 전압은, 다른 서브 필드의 어드레스 기간에서의 어드레스 펄스의 전압보다 큰 플라즈마 디스플레이 패널의 구동 방법.
제1항 내지 제8항 중 어느 한 항에 있어서,
상기 소정의 서브 필드에서는, 상기 어드레스 기간과 상기 서스테인 기간의 사이에, 비점등 셀의 방전을 억제하는 처리를 행하는 플라즈마 디스플레이 패널의 구동 방법.
플라즈마 디스플레이 패널과, 상기 플라즈마 디스플레이 패널의 구동 회로를 구비하고,
상기 구동 회로는, 제1항 내지 제9항 중 어느 한 항에 기재된 구동 방법에 의해 상기 플라즈마 디스플레이 패널을 구동하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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