KR100505980B1 - 플라즈마 디스플레이 패널과 그 구동방법 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 저전압 구동이 가능함과 아울러 오방전을 방지하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동방법은 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, 상기 제1 전극에 제1 램프신호를 공급함과 동시에 상기 제2 전극에 상기 램프신호와 같은 극성의 직류전압을 공급하여 셋업방전을 일으키는 단계와; 상기 제1 전극에 제2 램프신호를 공급하여 셋다운방전을 일으키는 단계와; 상기 제1 전극에 스캔신호를 공급함과 동시에 상기 제3 전극에 데이터를 공급하여 셀을 선택하는 단계를 포함하고, 상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 0[V], 기저전압(GND) 및 제3 램프파형 중 어느 하나를 상기 제2 전극에 공급하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널과 그 구동방법{PLASMA DISPLAY PANEL AND METHOD AND APPARATUS FOR DRIVING THE SAME}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 저전압 구동이 가능함과 아울러 오방전을 방지하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 축적된 벽전하를 이용하여 방전에 필요한 전압을 낮추게 되며, 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(30Y) 및 서스테인전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
스캔전극(30Y)과 서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(30Y)과 서스테인전극(30Z)이 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링으로부터 상부 유전체층(14)을 보호하고 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)은 스캔전극(30Y) 및 서스테인전극(30Z)과 교차되는 방향으로 형성된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22)과 격벽(24)이 형성된다. 하부 유전체층(22)과 격벽(24)의 표면에는 형광체층(26)이 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기·발광되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe 또는 Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간(또는 초기화기간), 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 도 2와 같이 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 리셋기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다. 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에, 서스테인 기간 및 그 방전횟수는 각 서브필드에서 2n(단, n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
이와 같은 PDP의 구동방법은 어드레스 방전에 의해 선택되는 방전셀의 발광여부에 따라 선택적 쓰기(Selective writing) 방식과 선택적 소거(Selective erasing) 방식으로 대별된다.
선택적 쓰기방식은 리셋기간 동안 전셀들을 끄고 어드레스기간 동안 켜져야할 온셀들(on-cells)을 선택하게 된다. 그리고 선택적 쓰기 방식은 서스테인 기간 동안 어드레스 방전에 의해 선택된 온셀들의 방전을 유지시킴으로써 화상을 표시하게 된다.
선택적 소거방식은 리셋기간 동안 전셀들을 켜고 어드레스기간 동안 꺼져야할 오프셀들(off-cells)을 선택하게 된다. 그리고 선택적 소거 방식은 서스테인 기간 동안 어드레스 방전에 의해 선택된 오프셀들을 제외한 온셀들의 방전을 유지시킴으로써 화상을 표시하게 된다.
선택적 쓰기 방식은 일반적으로 선택적 소거 방식에 비하여 계조 표현 범위가 더 넓은 장점이 있지만 선택적 소거 방식에 비하여 어드레스기간이 긴 단점이 있다. 이에 비하여, 선택적 소거방식은 고속 구동에 유리하지만 비표시기간인 리셋기간 동안 전셀들이 켜지게 되므로 선택적 쓰기 방식에 비하여 콘트라스트 특성이 나쁜 단점이 있다.
이러한 선택적 쓰기 방식과 선택적 소거 방식 각각의 장점보다 더 우수한 장점들을 가지는 소위 'SWSE 방식'이 본원 출원인에 의해 기출원된 특허출원 제10-2000-0012669호, 특허출원 제10-2000-0053214호, 특허출원 제10-2001-0003003호, 특허출원 제10-2001-0006492호, 특허출원 제10-2002-0082512호, 특허출원 제10-2002-0082513호, 특허출원 제10-2002-0082576호 등을 통하여 제안된 바 있다.
이러한 SWSE 방식은 온셀을 선택하여 화상을 표시하는 다수의 선택적 쓰기 서브필드와 오프셀을 선택하여 화상을 표시하는 다수의 선택적 소거 서브필드드가 한 프레임기간 내에 포함된다.
그런데 종래의 PDP는 셀 내의 초기 잔류 벽전하가 충분하지 않기 때문에 어드레스방전시와 서스테인 방전시에 공급되는 외부 전압의 전압레벨이 높아야 되는 문제점이 있다. 또한, 종래의 PDP는 초기화 이전에 원치 않는 전하가 셀 내에 쌓이게 되면 초기화 방전이 불안하게 일어나고 그 결과 어드레스방전시 오방전이 일어나게 된다.
따라서, 본 발명의 목적은 저전압 구동이 가능함과 아울러 오방전을 방지하도록 한 PDP의 구동방법 및 장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, 상기 제1 전극에 제1 램프신호를 공급함과 동시에 상기 제2 전극에 상기 램프신호와 같은 극성의 직류전압을 공급하여 셋업방전을 일으키는 단계와; 상기 제1 전극에 제2 램프신호를 공급하여 셋다운방전을 일으키는 단계와; 상기 제1 전극에 스캔신호를 공급함과 동시에 상기 제3 전극에 데이터를 공급하여 셀을 선택하는 단계를 포함하고, 상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 0[V], 기저전압(GND) 및 제3 램프파형 중 어느 하나를 상기 제2 전극에 공급하는 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 제1 및 제2 전극에 서스테인신호를 교대로 공급하여 상기 어드레스방전에 의해 선택된 셀에 대하여 서스테인방전을 일으키는 단계와; 상기 서스테인방전 후에 상기 제1 및 제2 전극 중 적어도 어느 하나에 소거신호를 공급하여 소거방전을 일으키는 단계를 더 포함한다.
상기 제1 램프신호는 전압이 높아지는 상승 램프파형이며, 상기 제2 램프신호는 전압이 낮아지는 하강 램프파형인 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 제3 램프파형을 상기 제2 전극에 공급하는 단계를 더 포함한다.
상기 제3 램프신호는 하강 램프파형인 것을 특징으로 한다.
상기 제2 및 제3 램프신호는 램프 레이트, 시작전압 및 하한전압 중 적어도 어느 하나가 다른 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 0[V] 및 기저전압(GND) 중 어느 하나를 상기 제2 전극에 공급하는 단계를 더 포함한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 제2 램프신호가 상기 제1 전극에 공급되는 상기 직류전압을 상기 제2 전극에 공급하는 단계를 더 포함한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 직류전압을 상기 셀이 선택되는 기간까지 상기 제2 전극에 공급하는 단계를 더 포함한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 서스테인신호들 중에서 마지막 서스테인신호를 상기 제2 전극에 공급하는 단계를 더 포함한다.
본 발명의 다른 실시예에 따른 PDP의 구동방법은 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되는 PDP에 있어서, 상기 제1 전극에 제1 램프신호를 공급함과 동시에 상기 제2 전극에 상기 제1 램프신호보다 높은 전압의 제2 램프신호를 공급하여 셋업방전을 일으키는 단계와; 상기 제1 전극에 제3 램프신호를 공급하여 셋다운방전을 일으키는 단계와; 상기 제1 전극에 스캔신호를 공급함과 동시에 상기 제3 전극에 데이터를 공급하여 셀을 선택하는 단계를 포함한다.
본 발명의 실시예에 따른 PDP의 구동장치는 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되며 한 프레임기간을 리셋기간, 어드레스기간 및 서스테인기간을 각각 포함하는 다수의 서브필드로 시분할 구동하는 플라즈마 디스플레이 패널의 구동장치에 있어서, 상기 리셋기간 동안 상기 제1 전극에 제1 램프신호과 제2 램프신호를 공급하고 상기 어드레스기간 동안 상기 제1 전극에 스캔신호를 공급하기 위한 제1 전극 구동부와; 상기 제1 램프신호가 상기 제1 전극에 공급되는 동안 상기 제2 전극에 상기 램프신호와 같은 극성의 직류전압을 공급하기 위한 제2 전극 구동부와; 상기 스캔신호와 동기되는 데이터를 상기 제3 전극에 공급하기 위한 제3 전극 구동부를 구비하고, 상기 제2 전극 구동부는 상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 0[V], 기저전압(GND) 및 제3 램프신호 중 적어도 하나를 상기 제2 전극에 공급하도록 하는 것을 특징으로 한다.다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되며 한 프레임기간을 리셋기간, 어드레스기간 및 서스테인기간을 각각 포함하는 다수의 서브필드로 시분할 구동하는 PDP에 있어서, 상기 리셋기간 동안 상기 제1 전극에 제1 램프신호과 제2 램프신호를 공급하고 상기 어드레스기간 동안 상기 제1 전극에 스캔신호를 공급하기 위한 제1 전극 구동부와; 상기 제1 램프신호가 상기 제1 전극에 공급되는 동안 상기 제2 전극에 상기 램프신호와 같은 극성의 직류전압을 공급하기 위한 제2 전극 구동부와; 상기 스캔신호와 동기되는 데이터를 상기 제3 전극에 공급하기 위한 제3 전극 구동부를 구비한다.
상기 제1 전극 구동부는 서스테인신호를 상기 제1 전극에 공급하여 상기 어드레스방전에 의해 선택된 셀에 대하여 서스테인방전을 일으키고, 상기 제2 전극 구동부는 상기 제1 전극 구동부와 교대로 동작하여 상기 서스테인신호를 상기 제2 전극에 공급하여 상기 서스테인방전을 일으키는 것을 특징으로 한다.
상기 제1 및 제2 전극 구동부 중 적어도 어느 하나는 상기 서스테인방전 후에 상기 제1 및 제2 전극 중 적어도 어느 하나에 소거신호를 공급하여 소거방전을 일으키는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 PDP의 구동장치는 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되며 한 프레임기간을 리셋기간, 어드레스기간 및 서스테인기간을 각각 포함하는 다수의 서브필드로 시분할 구동하는 PDP에 있어서, 상기 리셋기간 동안 상기 제1 전극에 제1 램프신호와 제3 램프신호를 공급하고 상기 어드레스기간 동안 상기 제1 전극에 스캔신호를 공급하는 제1 전극 구동부와; 상기 제1 램프신호가 상기 제1 전극에 공급되는 동안 상기 제2 전극에 상기 제1 램프신호보다 높은 전압의 제2 램프신호를 공급하기 위한 제2 전극 구동부와; 상기 스캔신호에 동기되는 데이터를 상기 제3 전극에 공급하는 제3 전극 구동부를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 14를 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터구동부(32)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔구동부(33)와, 공통전극인 서스테인전극(Z)을 구동하기 위한 서스테인구동부(34)와, 각 구동부(32,33,34)를 제어하기 위한 타이밍콘트롤러(31)와, 각 구동부(32,33,34)에 구동전압을 공급하기 위한 구동전압 발생부(35)를 구비한다.
데이터구동부(32)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드 맵핑회로에 의해 미리 설정된 서브필드 패턴에 맵핑된 데이터가 공급된다. 이 데이터구동부(32)는 타이밍콘트롤러(31)의 제어 하에 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스전극들(X1 내지 Xm)에 공급하게 된다.
스캔구동부(33)는 타이밍 콘트롤러(31)의 제어 하에 리셋기간 동안 전화면을 초기화하기 위한 상승 램프파형과 하강 램프파형을 스캔전극들(Y1 내지 Yn)에 연속으로 공급한 후, 스캔라인을 선택하기 위하여 어드레스기간 동안 부극성의 스캔펄스를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급하게 된다. 또한, 스캔구동부(33)는 서스테인기간 동안에 온셀이 서스테인방전(또는 표시방전)될 수 있게 하는 서스테인펄스를 스캔전극들(Y1 내지 Ym)에 공급하게 된다. 그리고 스캔구동부(33)는 서스테인기간이 종료된 후에는 서스테인방전에 의해 발생된 온셀 내의 벽전하를 소거시키기 위한 포스트소거신호(Post-erase signal)를 스캔전극들(Y1 내지 Yn)에 공급하게 된다.
서스테인구동부(34)는 타이밍 콘트롤러(41)의 제어 하에 리셋기간 동안 정극성의 직류전압과 하강 램프파형을 서스테인전극(Z)에 연속으로 공급하거나 그 리셋기간 동안 구형파펄스를 공급하게 된다. 또한, 서스테인구동부(34)는 어드레스기간 동안 정극성의 직류 바이어스전압을 서스테인전극(Z)에 공급한 후, 서스테인기간 동안 스캔구동부(33)와 교대로 동작하여 서스테인펄스를 서스테인전극(Z)에 공급한다.
타이밍 콘트롤러(31)는 수직/수평 동기신호를 입력받고 각 구동부에 필요한 타이밍제어신호(CTRX,CTRY,CTRZ)를 발생하고 그 타이밍제어신호(CTRX,CTRY,CTRZ)를 해당 구동부(32,33,34)에 공급함으로써 각 구동부(32,33,34)를 제어하게 된다. 데이터구동부(32)에 공급되는 타이밍제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 타이밍 콘트롤러(31)로부터 스캔구동부(33)에 인가되는 타이밍제어신호(CTRY)에는 스캔구동부(33) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 그리고 타이밍 콘트롤러(31)로부터 서스테인구동부(34)에 인가되는 타이밍제어신호(CTRZ)에는 서스테인구동부(34) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.
구동전압 발생부(35)는 상승 램프파형의 상한 전압으로 공급되는 셋업전압(Vsetup), 하강 램프파형의 하한 전압으로 공급되는 셋다운전압(Vsetdn), 어드레스기간 동안 스캔전극(Y)과 서스테인전극(Z)에 공급되는 바이어스전압(Vscan-com, Vz-com), 스캔펄스의 스캔전압(Vscan) 및 서스테인펄스의 서스테인전압(Vs)을 발생한다. 셋다운전압(Vsetdn)은 스캔전극(Y)과 서스테인전극(Z) 모두에서 하강 램프파형의 전압이 부극성 전압까지 떨어지는 경우에 스캔전극(Y)과 서스테인전극(Z)에 공급되며 스캔전극(Y)의 하강 램프파형의 전압이 부극성 전압까지 떨어지고 서스테인전극(Z)의 하강 램프파형의 전압이 0[V] 또는 기저전압(GND)까지 떨어지는 경우에 스캔전극(Y)에만 공급된다. 셋업전압(Vsetup)은 서스테인전압(Vs)보다 높게 설정되며, 셋다운전압(Vsetdn)은 대략 스캔전압(Vscan)과 0[V] 사이의 부극성 전압이나 스캔전압(Vscan)과 동일하게 설정될 수 있다. 스캔바이어스전압(Vscan-com)은 대략 80∼130[V] 사이에서 선택되며, 서스테인전극(Z)에 공급되는 바이어스전압(Vz-com)은 스캔바이어스전압(Vscan-com)과 동일하거나 그 이상의 정극성 전압으로 설정될 수 있다. 스캔전압(Vscan)은 -70∼-180[V] 내에서 선택된다. 서스테인전압(Vs)은 180∼200[V] 내에서 선택된다. 또한, 구동전압 발생부(35)는 데이터전압(Vd)을 발생하고 그 전압(Vd)을 데이터 구동부(32)에 공급하게 된다. 데이터전압(Vd)은 대략 50∼80[V] 사이에서 선택된다.
이러한 구동전압 조건은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다.
한편, 각 전압들은 셀 내의 방전가스 조성과 방전셀의 구조 및 방전조건에 따라 다르게 될 수 있다.
도 4는 본 발명의 제1 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 PDP의 구동방법은 한 프레임기간을 다수의 서브필드로 시분할 구동한다. 각각의 서브필드는 스캔전극들(Y)과 서스테인전극들(Z)에 서로 다른 형태의 초기화파형을 공급하여 전화면의 셀들을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간, 선택된 셀의 방전을 유지시키기 위한 서스테인기간 및 셀 내의 잔류전하를 소거하기 위한 소거기간을 포함한다.
리셋기간의 초기에는 대략 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 소정 기울기로 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 인가된다. 이와 동시에 정극성의 직류전압이 서스테인전극들(Z)에 인가되며, 어드레스전극(X)에는 0[V]나 기저전압(GND)이 인가된다. 그러면 어드레스전극(X)과 스캔전극(Y) 사이 그리고 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전이 발생됨과 동시에 스캔전극(Y)과 서스테인전극(Z) 사이에 암방전이 발생된다. 이 방전의 결과로써 스캔전극(Y)과 서스테인전극(Z) 각각에 부극성(-)의 벽전하가 쌓이게 되고 어드레스전극(X) 상에 정극성(+)의 벽전하가 쌓이게 된다. 스캔전극(Y)과 서스테인전극(Z) 사이의 전압차에 의해 스캔전극(Y) 상의 부극성 벽전하 양은 서스테인전극(Z) 상의 부극성 벽전하보다 많게 된다.
상승 램프파형(Ramp-up)에 이어서, 대략 서스테인전압(Vs)으로부터 하강하는 제1 하강 램프파형(Ramp-dn1)이 스캔전극(Y)에 인가됨과 동시에 제1 하강 램프파형(Ramp-dn1)의 기울기보다 낮은 기울기로 0[V]나 기저전압(GND)까지 하강하는 제2 하강 램프파형(Ramp-dn2)이 서스테인전극(Z)에 인가된다. 이 때 어드레스전극(X)은 0[V]나 기저전압(GND)을 유지한다. 이 하강 램프파형들(Ramp-dn1, Ramp-dn2)에 의해 스캔전극(Y)과 어드레스전극(X) 사이 그리고 서스테인전극(Z)과 어드레스전극(X) 사이에 암방전이 발생된다. 이 방전의 결과로, 어드레스방전에 불필요한 과도 벽전하가 소거된다. 그리고 전 셀들 내에는 균일한 벽전하가 잔류하게 된다.
제2 하강 램프파형(Ramp-dn2)은 종료전압이 0[V]나 기저전압(GND)으로 설정되어 서스테인전극(Z) 상의 부극성 벽전하의 소거를 작게 한다. 그 결과, 서스테인방전이 개시되기 전까지 서스테인전극(Z) 상에 잔류하는 부극성 벽전하의 양이 비교적 많게 되어 스캔전극(Y)에 서스테인전압(Vs)의 서스테인펄스가 처음 인가될 때 스캔전극(Y)과 서스테인전극(Z) 사이의 전위차가 크게 되므로 서스테인 방전이 그 만큼 쉽게 일어나게 된다.
어드레스기간은 정극성의 스캔바이어스전압(Vscan-com)이 스캔전극들(Y)에 동시에 인가되고, 그 스캔바이어스전압(Vscan-com)과 실질적으로 동일하게 설정되거나 그와 다르게 설정 가능한 바이어스전압(Vz-com)이 서스테인전극들(Z)에 동시에 인가됨에 따라 개시된다. 이어서, 부극성의 스캔전압(Vscan)까지 떨어지는 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되고 정극성의 데이터전압(Vd)까지 상승하는 데이터펄스(data)가 어드레스전극들(X)에 인가된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 리셋기간 직후의 벽전압이 더해지면서 데이터펄스(data)가 인가되는 온셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 온셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다.
서스테인기간에는 스캔전극들(Y)에 먼저 서스테인펄스(sus)가 인가된 후, 서스테인전극들(Z)과 스캔전극들(Y)에 교번적으로 서스테인펄스(sus)가 인가된다. 그리고 마지마 서스테인펄스(sus)는 서스테인전극들(Z)에 인가된다. 그러면 어드레스방전에 의해 선택된 온셀은 셀 내의 벽전압과 서스테인전압(Vs)이 더해지면서 매 서스테인펄스(sus)가 인가될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 발생된다.
한편, 마지막 서스테인펄스(sus)가 스캔전극들(Y)에 인가되면 스캔전극들(Y) 상에 다량의 부극성 벽전하가 잔류하는 상태로 상승 램프파형(Ramp-up)이 공급되기 때문에 상승 램프파형(Ramp-up)의 전압과 부극성 벽전압이 상쇄되어 스캔전극들(Y)과 어드레스전극(X) 사이의 전압차가 줄어들게 된다. 그러면 상승 램프파형(Ramp-up)이 스캔전극들(Y)에 인가되더라도 스캔전극들(Y)과 어드레스전극들(X) 사이의 셋업방전이 일어나지 않게 되고, 그 결과 어드레스시에 오방전이 일어나게 되어 꺼져야할 오프셀이 온셀로 남게 된다.
소거기간에는 서스테인방전에 의해 생성된 벽전하들을 소거시키기 위한 소거 램프신호(post-erase)가 스캔전극들(Y)에 공급되거나 스캔전극들(Y)과 서스테인전극들(Z)에 연속으로 공급된다. 한편, 서스테인전극들(Z)에만 소거 램프신호(post-erase)가 공급되는 경우에는 소거 방전이 불안정하게 될 수 있다.
본 발명의 실시예에 따른 PDP의 구동파형은 선택적 쓰기 방식이나 SWSE 파형의 선택적 쓰기 서브필드(SW)에 적용되는 것이 바람직하다.
도 5는 SWSE 방식의 서브필드 배치를 나타낸다.
도 5를 참조하면, SWSE 방식에서 한 프레임 기간은 적어도 하나 이상의 서브필드들을 포함하는 선택적 쓰기 서브필드(SW)와, 적어도 하나 이상의 서브필드들을 포함하는 선택적 소거 서브필드(SE)를 포함한다.
선택적 쓰기 서브필드(SW)는 m(단, m은 0보다 큰 양의 정수) 개의 서브필드들(SF1 내지 SFm)을 포함한다. m 번째 서브필드(SFm)를 제외한 제1 내지 제m-1 서브필드들(SF1 내지 SFm-1) 각각은 전화면의 셀들에 일정한 양의 벽전하를 균일하게 형성하기 위한 리셋기간, 쓰기방전을 이용하여 온셀들을 선택하는 선택적 쓰기 어드레스 기간(이하, "쓰기 어드레스기간"이라 한다), 선택된 온셀에 대하여 서스테인 방전을 일으키는 서스테인 기간 및 서스테인 방전 후 셀 내의 벽전하를 소거시키기 위한 포스트 소거기간으로 나뉘어진다. 선택적 쓰기 서브필드(SW)의 마지막 서브필드인 제m 서브필드(SFm)는 리셋기간, 쓰기 어드레스기간 및 서스테인 기간으로 나뉘어진다. 선택적 쓰기 서브필드(SW)의 리셋기간, 쓰기 어드레스 기간 및 소거기간은 각 서브필드(SF1 내지 SFm)마다 동일한 반면에 서스테인 기간은 미리 설정된 휘도 가중치가 동일하거나 다르게 설정될 수 있다. 여기서, 선택적 쓰기 서브필드(WSF)에 배치된 리셋기간은 생략될 수 있다.
선택적 소거 서브필드(SE)는 n-m(단, n은 m 보다 큰 양의 정수) 개의 서브필드들(SFm+1 내지 SFn)을 포함한다. 제m+1 내지 제n-1 서브필드들(SFm+1 내지 SFn-1) 각각은 소거방전을 이용하여 오프셀(off-cell)을 선택하기 위한 선택적 소거 어드레스기간(이하, "소거 어드레스 기간"이라 한다)과 온셀들에 대하여 서스테인 방전을 일으키기 위한 서스테인기간으로 나뉘어진다. 선택적 소거 서브필드(ESF)의 마지막 서브필드인 제n 서브필드(SFn)는 소거 어드레스기간과 서스테인기간 이외에 최종단에 포스트 소거기간을 더 포함한다.
선택적 소거 서브필드(ESF)의 서브필드들(SFm+1 내지 SFn)에 있어서 소거 어드레스 기간은 동일하게 설정되고 서스테인기간은 휘도 상대비에 따라 동일하게 설정되거나 상이하게 설정될 수 있다.
선택적 소거 서브필드(ESF)의 마지막 서브필드인 제n 서브필드(SFn)는 선택적 쓰기 서브필드(WSF)의 제1 내지 제m-1 서브필드(SF1 내지 SFm-1)와 동일하게 포스트 소거기간이 마지막에 배치되고 선택적 쓰기 서브필드(WSF)의 마지막 서브필드인 제m 서브필드(SFm)에는 선택적 소거 서브필드(WSF)의 제m+1 내지 제n-1 서브필드(SFm+1 내지 SFn-1)와 동일하게 포스트 소거기간이 없다.
어드레스를 위한 데이터 코딩방법에 대하여 설명하면 다음과 같다. 휘도 상대비가 '20, 21, 22, 23, 24, 25'으로 각각 다르게 설정된 6 개의 선택적 쓰기 서브필드(SF1 내지 SF6)와 휘도 상대비가 '25'로 동일하게 설정된 6 개의 선택적 소거 서브필드(SF7 내지 SF12)를 한 프레임으로 구성한다고 가정할 때, 서브필드들(SF1 내지 SFn)의 조합에 의해 표현되는 계조레벨과 코딩방법은 아래의 표 1과 같다.
계조 SF1(1) SF2(2) SF3(4) SF4(8) SF5(16) SF6(32) SF7(32) SF8(32) SF9(32) SF10(32) SF11(32) SF12(32)
0∼31 바이너리코딩 × × × × × × ×
32∼63 바이너리코딩 ○ × × × × × ×
64∼95 바이너리코딩 ○ ○ × × × × ×
96∼127 바이너리코딩 ○ ○ ○ × × × ×
128∼159 바이너리코딩 ○ ○ ○ ○ × × ×
160∼191 바이너리코딩 ○ ○ ○ ○ ○ × ×
192∼223 바이너리코딩 ○ ○ ○ ○ ○ ○ ×
224∼255 바이너리코딩 ○ ○ ○ ○ ○ ○ ○
표 1에서 알 수 있는 바, 프레임의 앞쪽에 배치된 선택적 쓰기 서브필드(SW)의 제1 내지 제5 서브필드들(SF1 내지 SF5)은 바이너리 코딩(Binary coding)으로 셀의 휘도를 결정하여 계조값을 표현한다. 그리고 선택적 쓰기 서브필드(SW)의 마지막 서브필드인 제6 서브필드(SF6)와 선택적 소거 서브필드(SE)의 제7 내지 제12 서브필드들(SF7 내지 SF12)은 소정의 계조값 이상에서 리니어 코딩(Linear coding)으로 셀의 휘도를 결정하여 계조값을 표현하게 된다. 즉, 선택적 소거 서브필드(ESF)인 제7 내지 제12 서브필드들(SF7내지SF12) 각각은 다음 서브필드들로 전이될 때마다 온셀들 중에서 오프셀들을 선택하게 된다. 예를 들어, 계조값 '11'에 해당하는 셀은 바이너리 코드 조합에 의하여 휘도 상대비가 각각 20(1), 21(2), 23(8)인 제1 서브필드(SF1), 제2 서브필드(SF2) 및 제4 서브필드(SF4)에서 온셀로 선택되어 켜지게 되고 나머지 서브필드들에서 오프셀로 선택되어 꺼지게 된다. 이에 비하여, 계조값 '74'에 해당하는 셀은 바이너리 코드 조합에 의하여 제2 및 제4 서브필드(SF2,SF4)에서 온셀로 선택됨과 아울러 리니어 코드 조합에 의하여 제6 및 제7 서브필드(SF6,SF7)에서 온셀로 선택되어 켜지고 나머지 서브필드들에서 오프셀로 선택되어 꺼지게 된다.
표 1과 같이 SWSE 방식에서 한 프레임기간이 12 개의 서브필드들로 시분할된다고 가정할 때 도 6과 같이 선택적 쓰기 서브필드(SW)에는 도 4와 같은 구동파형이 적용될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 PDP의 구동방법은 리셋기간 동안 서스테인전극들(Y)에 인가되는 직류 바이어스전압(Vz-com1)을 어드레스기간 동안의 직류 바이어스전압(Vz-com2)보다 높게 함과 아울러 스캔전극들(Y)과 서스테인전극들(Z)에 공급되는 하강 램프파형(Ramp-dn1,Ramp-dn2)의 시작전압을 다르게 한다.
리셋기간의 초기에는 대략 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 소정 기울기로 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 인가된다. 이와 동시에 상승 램프파형(Ramp-up)과 하강 램프파형(Ramp-dn1)의 시작전압보다 높은 정극성의 직류 바이어스전압(Vz-com1)이 서스테인전극들(Z)에 인가되며, 어드레스전극(X)에는 0[V]나 기저전압(GND)이 인가된다. 그러면 어드레스전극(X)과 스캔전극(Y) 사이 그리고 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전이 발생됨과 동시에 스캔전극(Y)과 서스테인전극(Z) 사이에 암방전이 발생된다. 이 때, 서스테인전극(Z) 상의 전압이 직류 바이어스전압(Vz-com1)으로 인하여 높아지게 되므로 전술한 제1 실시예에 비하여 서스테인전극(Z) 상에 축적되는 부극성(-)의 벽전하가 보다 많아지게 된다. 이러한 셋업 방전의 결과로써 스캔전극(Y)과 서스테인전극(Z) 각각에 부극성(-)의 벽전하가 쌓이게 되고 어드레스전극(X) 상에 정극성(+)의 벽전하가 쌓이게 된다.
리셋기간의 후기에는 상승 램프파형(Ramp-up)에 이어서 대략 서스테인전압(Vs)으로 설정되는 V1 전위부터 하강하는 제1 하강 램프파형(Ramp-dn1)이 스캔전극(Y)에 인가됨과 동시에 V1 전위보다 높은 V2 전위부터 하강하고 램프 레이트가 제1 하강 램프파형(Ramp-dn2)과 동일하거나 다르게 설정되는 제2 하강 램프파형(Ramp-dn1)이 서스테인전극(Z)에 인가된다. 이 때 어드레스전극(X)은 0[V]나 기저전압(GND)을 유지한다. 이 하강 램프파형들(Ramp-dn1, Ramp-dn2)에 의해 스캔전극(Y)과 어드레스전극(X) 사이 그리고 서스테인전극(Z)과 어드레스전극(X) 사이에 암방전이 발생된다. 이 방전의 결과로, 어드레스방전에 불필요한 과도 벽전하가 소거된다. 그리고 전 셀들 내에는 균일한 벽전하가 잔류하게 된다.
제2 하강 램프파형(Ramp-dn2)의 시작전압은 V2로 높게 설정되어 스캔전극(Y)과 서스테인전극(Z) 사이의 전압차를 줄여 스캔전극(Y)과 서스테인전극(Z) 사이에 방전이 일어나지 않게 하거나 약한 방전을 유도한다. 하강 램프파형(Ramp-dn1,Ramp-dn2)이 인가될 때 서스테인전극(Z) 상에 축적되었던 부극성(-)의 벽전하가 작게 소거되고, 그 부극성(-)의 벽전하가 서스테인전극(Z) 상에서 서스테인방전이 개시되기 전까지 비교적 많은 양으로 유지된다. 그 결과, 스캔전극(Y)에 서스테인전압(Vs)의 서스테인펄스가 처음 인가될 때 스캔전극(Y)과 서스테인전극(Z) 사이의 전위차를 크게 하여 서스테인 방전이 쉽게 일어나게 된다.
어드레스기간과 소거기간은 전술한 제1 실시예와 실질적으로 동일하므로 이에 대한 상세한 설명을 생략하기로 한다.
도 8은 도 7과 같은 구동파형이 SWSE 방식에 적용되는 경우의 일예를 보여 준다.
도 9은 본 발명의 제3 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 9를 참조하면, 본 발명의 제3 실시예에 따른 PDP의 구동방법은 스캔전극(Y)에 상승 램프파형(Ramp-up)을 공급함과 동시에 서스테인전극(Z)에 구형파펄스(Prst)를 공급한 후, 스캔전극(Y)에 하강 램프파형(Ramp-dn)을 공급함과 동시에 서스테인전극(Z)에 0[V]나 기저전압(GND)을 공급하게 된다.
리셋기간의 초기에는 대략 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 소정 기울기로 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 인가된다. 이와 동시에 대략 서스테인전압이나 그 보다 낮거나 높은 전압의 구형파펄스(Prst)이 서스테인전극(Z)에 인가되며, 어드레스전극(X)에는 0[V]나 기저전압(GND)이 인가된다. 그러면 어드레스전극(X)과 스캔전극(Y) 사이 그리고 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전이 발생됨과 동시에 스캔전극(Y)과 서스테인전극(Z) 사이에 암방전이 발생된다. 이러한 셋업 방전의 결과로써 스캔전극(Y)과 서스테인전극(Z) 각각에 부극성(-)의 벽전하가 쌓이게 되고 어드레스전극(X) 상에 정극성(+)의 벽전하가 쌓이게 된다.
리셋기간의 후기에는 상승 램프파형(Ramp-up)에 이어서 대략 서스테인전압(Vs)으로부터 하강하는 하강 램프파형(Ramp-dn)이 스캔전극(Y)에 인가됨과 동시에 0[V]나 기저전압(GND)이 서스테인전극(Z)에 인가된다. 이 때 어드레스전극(X)은 0[V]나 기저전압(GND)을 유지한다.
스캔전극(Y)에 하강 램프파형(Ramp-dn)이 공급된 때 서스테인전극(Z)이 0[V]나 기저전압(GND)을 유지하게 되면 서스테인전극(Z)의 전압이 부극성까지 낮아지는 경우에 비하여 스캔전극(Y)과 서스테인전극(Z) 사이의 전압차가 줄어들게 된다. 따라서, 스캔전극(Y)과 서스테인전극(Z) 사이에 약한 소거 방전이 일어나게 되므로 서스테인전극(Z) 상의 부극성 벽전하의 소거가 작게 된다. 그 결과, 서스테인방전이 개시되기 전까지 서스테인전극(Z) 상에 잔류하는 부극성 벽전하의 양이 비교적 많게 되어 스캔전극(Y)에 서스테인전압(Vs)의 서스테인펄스가 처음 인가될 때 스캔전극(Y)과 서스테인전극(Z) 사이의 전위차를 크게 하여 서스테인 방전이 쉽게 일어나게 된다.
한편, 전술한 실시예들과 같이 서스테인전극(Z)에 하강 램프파형(Ramp-dn2)이 공급되는 경우에 서스테인 전극 구동회로에는 RC 시정수에서 R값으로 하강 램프파형(Ramp-dn2)의 기울기를 결정하고 그 하강 램프파형(Ramp-dn2)을 출력하기 위한 램프발생회로가 포함되어야 한다. 이에 비하여, 도 9와 같이 서스테인전극(Z)에 하강 램프파형이 공급되지 않으면 상기한 램프발생회로가 필요없게 되므로 그 만큼 서스테인 전극 구동회로가 단순하게 되고 그 만큼 회로비용이 저감되는 잇점이 있다.
어드레스기간과 소거기간은 전술한 실시예들과 실질적으로 동일하므로 이에 대한 상세한 설명을 생략하기로 한다.
도 10은 도 9와 같은 구동파형이 SWSE 방식에 적용되는 경우의 일예를 보여 준다.
도 11은 본 발명의 제4 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 11을 참조하면, 본 발명의 제4 실시예에 따른 PDP의 구동방법은 리셋기간과 어드레스기간 동안 서스테인전극(Z) 상의 전압을 0[V]나 기저전압(GND)으로 유지시키게 된다.
리셋기간의 초기에는 대략 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 소정 기울기로 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)에 인가된다. 이와 동시에 대략 서스테인전압이나 그 보다 낮거나 높은 전압의 직류 바이어스전압(Vz-com)이 서스테인전극(Z)에 인가되며, 어드레스전극(X)에는 0[V]나 기저전압(GND)이 인가된다. 그러면 어드레스전극(X)과 스캔전극(Y) 사이 그리고 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전이 발생됨과 동시에 스캔전극(Y)과 서스테인전극(Z) 사이에 암방전이 발생된다. 이러한 셋업 방전의 결과로써 스캔전극(Y)과 서스테인전극(Z) 각각에 부극성(-)의 벽전하가 쌓이게 되고 어드레스전극(X) 상에 정극성(+)의 벽전하가 쌓이게 된다.
리셋기간의 후기에는 상승 램프파형(Ramp-up)에 이어서 대략 서스테인전압(Vs)으로부터 하강하는 하강 램프파형(Ramp-dn)이 스캔전극(Y)에 인가되고 서스테인전극(Z)은 이전의 전압상태를 그대로 유지한다. 서스테인전극(Z) 상의 전압은 리셋기간이 개시될 때부터 어드레스기간이 종료되기까지 정극성의 직류 바이어스전압(Vz-com)으로 유지된다. 따라서, 서스테인전극(Z) 상에 축적된 부극성(-)의 벽전하 양은 리셋기간에 거의 소거되지 않고 셋업 방전시의 양으로 서스테인기간이 개시되기 전까지 유지된다. 그 결과, 서스테인방전이 개시되기 전까지 서스테인전극(Z) 상에 잔류하는 부극성 벽전하의 양이 충분히 많게 되므로 스캔전극(Y)에 서스테인전압(Vs)의 서스테인펄스가 처음 인가될 때 스캔전극(Y)과 서스테인전극(Z) 사이의 전위차를 크게 하여 서스테인 방전이 쉽게 일어나게 된다.
이 실시예에서 서스테인전극 구동회로에는 상기 램프발생회로가 포함되지 않는다.
어드레스기간과 소거기간은 전술한 실시예들과 실질적으로 동일하므로 이에 대한 상세한 설명을 생략하기로 한다.
도 12는 도 11와 같은 구동파형이 SWSE 방식에 적용되는 경우의 일예를 보여 준다.
도 13은 본 발명의 제5 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 13을 참조하면, 본 발명의 제5 실시예에 따른 PDP의 구동방법은 리셋기간 동안 스캔전극(Y)과 서스테인전극(Z)에 상승 램프파형(Ramp-up1,Ramp-up2)과 하강 램프파형(Ramp-dn)을 공급한다.
리셋기간의 초기에는 대략 서스테인전압(Vs)으로부터 제1 셋업전압(Vsetup1)까지 소정 기울기로 상승하는 상승 램프파형(Ramp-up1)이 모든 스캔전극들(Y)에 인가됨과 동시에 서스테인전압(Vs)보다 높은 전압으로부터 제2 셋업전압(Vsetup2)까지 소정 기울기로 상승하는 상승 램프파형(Ramp-up2)이 서스테인전극들(Z)에 인가된다. 제2 셋업전압(Vsetup2)은 제1 셋업전압(Vsetup1)보다 높게 설정된다. 이와 동시에 어드레스전극(X)에는 0[V]나 기저전압(GND)이 인가된다. 그러면 어드레스전극(X)과 스캔전극(Y) 사이 그리고 어드레스전극(X)과 서스테인전극(Z) 사이에 암방전이 발생된다. 이러한 셋업 방전의 결과로써 스캔전극(Y)과 서스테인전극(Z) 각각에 부극성(-)의 벽전하가 쌓이게 되고 어드레스전극(X) 상에 정극성(+)의 벽전하가 쌓이게 된다. 이 때 어드레스전극(X)에 대한 서스테인전극(Z)의 전위차가 스캔전극(Y)의 전위차보다 크게 되므로 어드레스전극(X)과 서스테인전극(Z) 사이의 방전이 상대적으로 더 강하게 일어나게 된다. 따라서, 서스테인전극(Z) 상에 축적된 부극성 벽전하양이 스캔전극(Y) 상에 쌓여진 그 것에 비하여 더 많게 된다.
한편, 스캔전극(Y)에 인가되는 상승 램프파형(Ramp-up1)과 서스테인전극(Z)에 인가되는 상승 램프파형(Ramp-up2)은 램프레이트가 동일하게 설정될 수 있고 다르게 설정될 수도 있다.
리셋기간의 후기에는 상승 램프파형(Ramp-up)에 이어서 대략 서스테인전압(Vs)으로부터 하강하는 하강 램프파형(Ramp-dn1)이 스캔전극(Y)과 서스테인전극(Z)에 인가된다. 그러면 어드레스전극(X)과 스캔전극(Y) 사이 그리고 어드레스전극(X)과 서스테인전극(Z) 사이에 소거 방전 형태로 암방전이 발생된다. 이 때 서스테인전극(Z) 상에 축적된 부극성(-)의 벽전하 양이 스캔전극(Y) 상에 축적된 그 것에 비하여 더 많기 때문에 소거방전 후에도 서스테인전극(Z) 상에 잔류하는 부극성(-)의 벽전하양이 더 많아지게 된다. 그 결과, 서스테인방전이 개시되기 전까지 서스테인전극(Z) 상에 잔류하는 부극성 벽전하의 양이 충분히 많게 되므로 스캔전극(Y)에 서스테인전압(Vs)의 서스테인펄스가 처음 인가될 때 스캔전극(Y)과 서스테인전극(Z) 사이의 전위차를 크게 하여 서스테인 방전이 쉽게 일어나게 된다.
어드레스기간과 소거기간은 전술한 실시예들과 실질적으로 동일하므로 이에 대한 상세한 설명을 생략하기로 한다.
도 14는 도 13과 같은 구동파형이 SWSE 방식에 적용되는 경우의 일예를 보여 준다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 초기화기간에 스캔전극(Y)과 서스테인전극(Z) 상에 충분한 양의 벽전하를 쌓고 서스테인전극(Z) 상에 쌓여진 충분한 양의 부극성 벽전하를 서스테인방전이 개시되기 전까지 유지함으로써 저전압 구동이 가능함과 아울러 마지막 서스테인펄스를 서스테인전극에 인가하여 리셋방전을 안정화시킴으로써 어드레스시의 오방전을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 셀을 개략적으로 나타내는 사시도이다.
도 2는 256 계조를 구현하기 위한 8 비트 코드의 서브필드 패턴을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.
도 4는 본 발명의 제1 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 5는 SWSE 방식의 서브필드 패턴을 개략적으로 나타내는 도면이다.
도 6은 도 4의 구동파형이 SWSE에 적용된 일예를 나타내는 파형도이다.
도 7은 본 발명의 제2 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 8은 도 7의 구동파형이 SWSE에 적용된 일예를 나타내는 파형도이다.
도 9는 본 발명의 제3 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 10은 도 9의 구동파형이 SWSE에 적용된 일예를 나타내는 파형도이다.
도 11은 본 발명의 제4 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 12는 도 11의 구동파형이 SWSE에 적용된 일예를 나타내는 파형도이다.
도 13은 본 발명의 제5 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 14는 도 13의 구동파형이 SWSE에 적용된 일예를 나타내는 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
31 : 타이밍 콘트롤러 32 : 데이터 구동부
33 : 스캔 구동부 34 : 서스테인 구동부
35 : 구동전압 발생부

Claims (26)

  1. 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    상기 제1 전극에 제1 램프신호를 공급함과 동시에 상기 제2 전극에 상기 램프신호와 같은 극성의 직류전압을 공급하여 셋업방전을 일으키는 단계와;
    상기 제1 전극에 제2 램프신호를 공급하여 셋다운방전을 일으키는 단계와;
    상기 제1 전극에 스캔신호를 공급함과 동시에 상기 제3 전극에 데이터를 공급하여 셀을 선택하는 단계를 포함하고,
    상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 0[V], 기저전압(GND) 및 제3 램프파형 중 어느 하나를 상기 제2 전극에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 전극에 서스테인신호를 교대로 공급하여 상기 어드레스방전에 의해 선택된 셀에 대하여 서스테인방전을 일으키는 단계와;
    상기 서스테인방전 후에 상기 제1 및 제2 전극 중 적어도 어느 하나에 소거신호를 공급하여 소거방전을 일으키는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 제1 램프신호는 전압이 높아지는 상승 램프파형이며;
    상기 제2 램프신호는 전압이 낮아지는 하강 램프파형인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제3 램프신호는 상기 하강 램프파형인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5 항에 있어서,
    상기 제2 및 제3 램프신호는,
    램프 레이트, 시작전압 및 하한전압 중 적어도 어느 하나가 다른 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 상기 직류전압을 상기 제2 전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 1 항에 있어서,
    상기 직류전압을 상기 셀이 선택되는 기간까지 상기 제2 전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 2 항에 있어서,
    상기 서스테인신호들 중에서 마지막 서스테인신호를 상기 제2 전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    상기 제1 전극에 제1 램프신호를 공급함과 동시에 상기 제2 전극에 상기 제1 램프신호보다 높은 전압의 제2 램프신호를 공급하여 셋업방전을 일으키는 단계와;
    상기 제1 전극에 제3 램프신호를 공급하여 셋다운방전을 일으키는 단계와;
    상기 제1 전극에 스캔신호를 공급함과 동시에 상기 제3 전극에 데이터를 공급하여 어드레스방전을 일으키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 램프신호는 전압이 높아지는 상승 램프파형이며;
    상기 제3 램프신호는 전압이 낮아지는 하강 램프파형인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 12 항에 있어서,
    상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 상기 하강 램프파형을 상기 제2 전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  14. 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되며 한 프레임기간을 리셋기간, 어드레스기간 및 서스테인기간을 각각 포함하는 다수의 서브필드로 시분할 구동하는 플라즈마 디스플레이 패널의 구동장치에 있어서,
    상기 리셋기간 동안 상기 제1 전극에 제1 램프신호과 제2 램프신호를 공급하고 상기 어드레스기간 동안 상기 제1 전극에 스캔신호를 공급하기 위한 제1 전극 구동부와;
    상기 제1 램프신호가 상기 제1 전극에 공급되는 동안 상기 제2 전극에 상기 램프신호와 같은 극성의 직류전압을 공급하기 위한 제2 전극 구동부와;
    상기 스캔신호와 동기되는 데이터를 상기 제3 전극에 공급하기 위한 제3 전극 구동부를 구비하고,
    상기 제2 전극 구동부는 상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 0[V], 기저전압(GND) 및 제3 램프신호 중 적어도 하나를 상기 제2 전극에 공급하도록 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  15. 제 14 항에 있어서,
    상기 제1 전극 구동부는 서스테인신호를 상기 제1 전극에 공급하여 상기 어드레스방전에 의해 선택된 셀에 대하여 서스테인방전을 일으키고,
    상기 제2 전극 구동부는 상기 제1 전극 구동부와 교대로 동작하여 상기 서스테인신호를 상기 제2 전극에 공급하여 상기 서스테인방전을 일으키며,
    상기 제1 및 제2 전극 구동부 중 적어도 어느 하나는 상기 서스테인방전 후에 상기 제1 및 제2 전극 중 적어도 어느 하나에 소거신호를 공급하여 소거방전을 일으키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  16. 제 14 항에 있어서,
    상기 제1 램프신호는 전압이 높아지는 상승 램프파형이며;
    상기 제2 램프신호는 전압이 낮아지는 하강 램프파형인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  17. 삭제
  18. 제 14 항에 있어서,
    상기 제3 램프신호는 상기 하강 램프파형인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  19. 제 18 항에 있어서,
    상기 제2 및 제3 램프신호는,
    램프 레이트, 시작전압 및 하한전압 중 적어도 어느 하나가 다른 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  20. 삭제
  21. 제 14 항에 있어서,
    상기 제2 전극 구동부는,
    상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 상기 직류전압을 상기 제2 전극에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  22. 제 14 항에 있어서,
    상기 제2 전극 구동부는,
    상기 직류전압을 상기 셀이 선택되는 기간까지 상기 제2 전극에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  23. 제 15 항에 있어서,
    상기 제2 전극 구동부는 마지막 서스테인신호를 상기 제2 전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  24. 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되며 한 프레임기간을 리셋기간, 어드레스기간 및 서스테인기간을 각각 포함하는 다수의 서브필드로 시분할 구동하는 플라즈마 디스플레이 패널의 구동장치에 있어서,
    상기 리셋기간 동안 상기 제1 전극에 제1 램프신호와 제3 램프신호를 공급하고 상기 어드레스기간 동안 상기 제1 전극에 스캔신호를 공급하는 제1 전극 구동부와;
    상기 제1 램프신호가 상기 제1 전극에 공급되는 동안 상기 제2 전극에 상기 제1 램프신호보다 높은 전압의 제2 램프신호를 공급하기 위한 제2 전극 구동부와;
    상기 스캔신호에 동기되는 데이터를 상기 제3 전극에 공급하는 제3 전극 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  25. 제 24 항에 있어서,
    상기 제1 및 제2 램프신호는 전압이 높아지는 상승 램프파형이며;
    상기 제3 램프신호는 전압이 낮아지는 하강 램프파형인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  26. 제 25 항에 있어서,
    상기 제2 전극 구동부는,
    상기 제2 램프신호가 상기 제1 전극에 공급되는 동안 상기 하강 램프파형을 상기 제2 전극에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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