KR100793109B1 - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널에 형성된 스캔 전극 또는 서스테인 전극으로 공급되는 파형을 개선한 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 스캔 전극과 서스테인 전극이 형성되는 플라즈마 디스플레이 패널과 리셋 기간에서 상기 스캔 전극으로 전압이 점진적으로 하강하는 하강 램프 펄스를 공급하기 이전에, 상기 서스테인 전극으로 제 1 서스테인 바이어스 전압을 공급하고, 상기 제 1 서스테인 바이어스 전압의 공급 이후에, 상기 제 1 서스테인 바이어스 전압보다 낮은 제 2 서스테인 바이어스 전압을 공급하는 구동부를 포함하는 것을 특징으로 한다.
이에, 리셋 기간의 셋 다운 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 상에 쌓이는 벽 전하의 양을 줄여 어드레스 방전이 발생하는 방전 셀, 즉 어드레스 기간에서 선택되는 방전 셀에서 서스테인 방전이 발생하도록 하여 오방전을 방지하는 효과가 있다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 플라즈마 디스플레이 장치를 설명하기 위한 도.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 일례에 대해 설명하기 위한 도.
도 3은 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도.
도 4a 내지 도 4b는 리셋 기간에서 제 1 바이어스 전압과 제 2 바이어스 전압에 따른 리셋 방전의 특성을 살펴보기 위한 도.
도 5는 본 발명의 플라즈마 디스플레이 장치의 구동 방법의 또 다른 일례를 상세히 설명하기 위한 도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 플라즈마 디스플레이 패널 101 : 구동부
본 발명은 플라즈마 디스플레이 장치에 관한 것으로, 보다 상세하게는 플라즈마 디스플레이 패널에 형성된 스캔 전극 또는 서스테인 전극으로 공급되는 파형을 개선한 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
종래의 플라즈마 디스플레이 패널은 전면기판과 후면기판 사이에 형성된 격벽이 하나의 단위 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논(Xe)을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다.
이러한 플라즈마 디스플레이 패널과 플라즈마 디스플레이 패널에 형성된 전극에 구동 펄스를 인가하는 구동부를 포함하여 플라즈마 디스플레이 장치를 이룬다. 여기서, 종래의 플라즈마 디스플레이 장치에서는 리셋 기간, 어드레스 기간, 서스테인 기간에서 각각 방전이 발생하고, 이러한 방전을 이용하여 영상을 구현한다.
예를 들면, 초기화를 위한 리셋 기간에서 리셋 방전이 발생하고, 어드레스 기간에서 방전 셀을 선택하기 위한 어드레스 방전이 발생한다. 또한, 서스테인 기간에서 방전을 유지하기 위한 서스테인 방전이 발생한다.
여기서, 리셋 기간에서 발생하는 리셋 방전의 그 세기가 과도하게 커져 콘트라스트(Contrast) 특성이 악화되는 문제점이 있다.
이때, 리셋 기간은 셋 업 기간과 셋 다운 기간으로 나누어지는데, 리셋 기간의 셋 다운 기간에서는 방전 셀 내의 벽 전하, 보다 상세하게는 스캔 전극(Y) 또는 서스테인 전극(Z) 상의 벽 전하가 충분히 소거되지 못하여 이후의 어드레스 기간에서 어드레스 방전이 발생하지 않은 방전 셀, 즉 어드레스 기간에서 선택되지 않은 방전 셀에서 서스테인 방전이 발생하는 등의 오 방전이 발생하는 문제점이 있다.
상술한 문제점을 해결하기 위해 본 발명은 리셋 기간의 셋 다운 기간에서 스캔 전극 또는 서스테인 전극 상에 쌓이는 벽 전하의 양을 감소시켜 오방전을 방지하며, 리셋 방전의 세기를 줄여 큰트라스트 특성을 향상시키는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 스캔 전극과 서스테인 전극이 형성되는 플라즈마 디스플레이 패널과 리셋 기간에서 상기 스캔 전극으로 전압이 점진적으로 하강하는 하강 램프 펄스를 공급하기 이전에, 상기 서스테인 전극으로 제 1 서스테인 바이어스 전압을 공급하고, 상기 제 1 서스테인 바이어스 전압의 공급 이후에, 상기 제 1 서스테인 바이어스 전압 보다 낮은 제 2 서스테인 바이어스 전압을 공급하는 구동부를 포함하는 것을 특징으로 한다.
여기서, 제 1 서스테인 바이어스 전압은 리셋 기간 이후의 서스테인 기간에서 스캔 전극 또는 서스테인 전극으로 공급되는 서스테인 펄스의 전압(Vs)과 대략 동일한 것을 특징으로 한다.
또한, 구동부는 제 1 서스테인 바이어스 전압을 대략 2㎲이상 8㎲이하의 시간 동안 공급하는 것을 특징으로 한다.
또한, 제 1 서스테인 바이어스 전압과 제 2 서스테인 바이어스 전압의 차이는 20V이상 40V이하인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치의 구성을 상세히 살펴보면 다음과 같다.
도 1은 본 발명의 플라즈마 디스플레이 장치를 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(101)를 포함한다.
여기, 도 1에서는 구동부(101)를 하나인 것으로 도시하고 있지만, 플라즈마 디스플레이 패널(100)에 형성되는 전극에 따라 복수개로 분할될 수도 있다. 예를 들면, 플라즈마 디스플레이 패널(100)에 어드레스 전극(X), 스캔 전극(Y), 서스테인 전극(Z)이 형성되는 경우에, 구동부(101)는 도시하지는 않았지만 데이터 구동부, 스캔 구동부, 서스테인 구동부로 분할될 수 있는 것이다.
여기서, 플라즈마 디스플레이 패널의 일례를 첨부된 도 2a 내지 도 2b를 결부하여 살펴보면 다음과 같다.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 일례에 대해 설명하기 위한 도면이다.
먼저, 도 2a를 살펴보면 플라즈마 디스플레이 패널은 화상이 디스플레이 되는 표시 면인 전면 기판(201)에 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성된 전면 패널(200) 및 배면을 이루는 후면 기판(211) 상에 전술한 스캔 전극(202)과 서스테인 전극(203)과 교차되도록 어드레스 전극(213, X)이 형성된 후면 패널(210)이 일정거리를 사이에 두고 나란하게 결합된다.
전면 패널(200)은 방전 공간, 즉 방전 셀(Cell)에서 상호 방전시키고 방전 셀의 발광을 유지하기 위한 스캔 전극(202)과 서스테인 전극(203)이 포함된다.
스캔 전극(202)과 서스테인 전극(203)은 방전 전류를 제한하며 전극 쌍 간을 절연시켜주는 하나 이상의 상부 유전체 층(204)에 의해 덮혀지고, 상부 유전체 층(204) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성된다.
이러한 보호 층(205)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성된다.
후면 패널(210)은 복수개의 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(또는 웰 타입)의 격벽(212)을 포함한다. 또한, 데이터 펄스를 공급하기 위한 다수의 어드레스 전극(213)이 배치된다.
여기서, 격벽에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214), 바람직하게는 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성된다.
그리고 어드레스 전극(213)과 형광체 층(214) 사이에는 어드레스 전극(213)을 절연시키기 위한 하부 유전체 층(215)이 형성된다.
여기서, 스캔 전극(202)과 서스테인 전극(203)은 전도성 금속 재질로 이루어지는 것이 바람직하다. 예를 들면, 은(Ag) 재질 또는 인듐틴옥사이드(Indium Tin Oxide : ITO) 재질로 이루질 수 있다.
특히, 광 투과율 및 전기 전도도를 고려하여 스캔 전극(202)과 서스테인 전 극(203)을 은 재질의 버스 전극과 ITO 재질의 투명 전극을 포함하도록 형성하는 것이 바람직하다. 이에 대해 보다 상세히 살펴보면 다음 도 2b와 같다.
여기, 도 2b에서는 도 2a의 영역 A에서와 같이 전면 기판(201)과 상부 유전체 층(204) 사이에 스캔 전극(202)과 서스테인 전극(203)이 형성된 것으로 설명하기로 한다.
도 2b를 살펴보면, 본 발명의 플라즈마 디스플레이 패널의 스캔 전극(202)과 서스테인 전극(203)은 면 방전을 발생시키기 위해 형성되는 것으로서, 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율의 확보를 위해 투명한 ITO 물질로 형성된 투명 전극(202a, 203a)과 불투명 금속재질로 제작된 버스 전극(202b, 203b)을 포함하여 이루어지는 것이 바람직하다.
이와 같이, 스캔 전극(202)과 서스테인 전극(203)이 투명 전극(202a, 203a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.
아울러, 스캔 전극(202)과 서스테인 전극(203)이 버스 전극(202b, 203b)을 포함하도록 하는 이유는, 스캔 전극(202)과 서스테인 전극(203)이 투명 전극(202a, 203a)만을 포함하는 경우에는 투명 전극(202a, 203a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(202a, 203a)의 낮은 전기 전도도를 보상하기 위해서이다.
여기 도 2a 내지 도 2b에서는 본 발명의 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 여기 도 2a 내지 도 2b의 구조의 플라즈 마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 상부 유전체 층(204) 및 하부 유전체 층(215)이 하나의 층(Layer)인 경우만을 도시하고 있지만, 상부 유전체 층(204) 및 하부 유전체 층(215) 중 적어도 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
즉, 본 발명의 플라즈마 디스플레이 장치에 적용될 수 있는 플라즈마 디스플레이 패널은 스캔 전극(202)과 서스테인 전극(203)이 형성된 것이고, 그 이외의 조건은 무방한 것이다.
다시 도 1을 살펴보면, 본 발명에 따른 플라즈마 디스플레이 장치의 구동부(101)는 리셋 기간에서 스캔 전극(Y)으로 전압이 점진적으로 하강하는 하강 램프 펄스를 공급하기 이전에, 플라즈마 디스플레이 패널의 서스테인 전극으로 제 1 서스테인 바이어스 전압을 공급하고, 제 1 서스테인 바이어스 전압(Vz1)의 공급 이후에, 제 1 서스테인 바이어스 전압보다 낮은 제 2 서스테인 바이어스 전압(Vz2)을 공급하는 것이 바람직하다.
또한, 구동부(101)는 플라즈마 디스플레이 패널(100)의 어드레스 전극(X)으로 데이터 전압(Vd)의 데이터 펄스를 공급할 수 있다.
또한, 구동부(101)는 플라즈마 디스플레이 패널의 스캔 전극(Y)으로 상승 램프(Ramp-Up) 펄스, 하강 램프(Ramp-Down) 펄스, 부극성 스캔 펄스(-Vy)를 공급하고, 또한 서스테인 전압(Vs)의 서스테인 펄스(sus)를 공급하는 것이 바람직하다.
또한, 구동부(101)는 플라즈마 디스플레이 패널의 서스테인 전극(Z)으로 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2) 뿐만 아니라 서스테인 펄스(sus)를 공급한다.
이러한 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 첨부된 도 3을 결부하여 상세히 살펴보면 다음과 같다.
도 3은 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.
도 3을 살펴보면, 본 발명의 플라즈마 디스플레이 장치가 한 서브필드와 그 다음 서브필드 내에서 사용하는 구동 파형이 나타나 있다.
예를 들면, 리셋 기간의 셋업 기간에서 스캔 전극(Y)에 전압이 점진적으로 상승하는 상승 램프(Ramp-Up) 파형이 스캔 전극에 공급된다.
이러한, 상승 램프 파형에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
또한, 셋업 기간 이후의 셋다운 기간에서는 스캔 전극(Y)에 상승 램프 파형이 공급된 후, 상승 램프 파형의 피크전압보다 낮은 소정의 정극성 전압에서부터 전압이 점진적으로 하강하는 하강 램프(Ramp-Down) 펄스가 공급된다.
여기서, 스캔 전극(Y)으로 소정의 정극성 전압에서부터 전압이 점진적으로 하강하는 하강 램프 펄스가 공급되기 이전에, 서스테인 전극(Z)으로는 제 1 서스테인 바이어스 전압(Vz1)이 소정의 시간동안 공급되고, 제 1 서스테인 바이어스 전압(Vz1)의 공급 이후에, 제 1 서스테인 바이어스 전압(Vz1)보다 낮은 제 2 서스테인 바이어스 전압(Vz2)이 공급된다. 여기서, 제 1 서스테인 바이어스 전압(Vz1)은 서스테인 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z)으로 공급되는 서스테인 펄스의 전압(Vs)과 대략 동일하다.
이에 따라, 스캔 전극(Y)과 서스테인 전극(Z)간에 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이러한 셋다운 방전에 의해 이전의 셋업 방전에 의해 방전 셀 내에 쌓여있던 벽 전하의 일부가 소거된다.
이때, 이러한 셋다운 방전, 즉 소거 방전은 그 지속시간이 상대적으로 짧기 때문에 방전 셀 내에 쌓여있던 벽 전하의 일부는 충분히 소거됨과 아울러, 이러한 셋다운 방전의 세기는 충분히 작게 된다. 이에 따라 콘트라스트(Contrast) 특성이 개선된다.
아울러, 제 2 서스테인 바이어스 전압(Vz2)은 앞서 설명한 제 1 서스테인 바이어스 전압(Vz1)보다 낮기 때문에 이러한 제 2 서스테인 바이어스 전압(Vz2)이 공급되는 동안 서스테인 전극(Z) 상에 쌓이는 음(-)의 벽 전하의 양이 상대적으로 적게 된다. 이에 따라, 어드레스 방전이 발생하지 않은 방전 셀, 즉 어드레스 기간에서 선택되지 않은 방전 셀에서 서스테인 방전이 발생하는 등의 오방전의 발생을 억제할 수 있다.
결국, 이러한 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)이 공급되는 리셋 기간 이후에는 방전 셀 내에 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
이러한, 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)에 대해서는 도 4a 내지 도 4b 이후에서 보다 상세히 설명하기로 한다.
이러한, 리셋 기간 이후의 어드레스 기간에서는 스캔 기준 전압(Vsc) 및 이러한 스캔 기준 전압(Vsc)으로부터 하강하는 부극성 스캔 펄스(Scan)의 전압(-Vy)이 스캔 전극(Y)에 공급된다.
아울러, 부극성 스캔 펄스의 전압(-Vy)이 스캔 전극(Y)으로 공급될 때, 이에 대응되게 어드레스 전극(X)에 데이터 펄스의 전압(Vd)이 공급되는 것이 바람직하다.
또한, 어드레스 기간에서 서스테인 전극(Z)은 제 2 서스테인 바이어스 전압(Vz2)을 유지하는 것이 바람직하다.
어드레스 기간에서는 부극성 스캔 펄스의 전압(-Vy)과 데이터 펄스의 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 펄스의 전압(Vd)이 공급되는 방전 셀 내에는 어드레스 방전이 발생된다. 이러한, 어드레스 방전에 의해 선택된 방전 셀 내에는 서스테인 펄스의 서스테인 전압(Vs)이 공급될 때 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다.
이후, 서스테인 기간에서는 스캔 전극(Y) 또는 서스테인 전극(Z)에 서스테인 펄스(SUS)가 공급된다.
이에 따라, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 펄스(SUS)의 서스테인 전압(Vs)이 더해지면서 매 서스테인 펄스(SUS)가 인가될 때 마다 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다. 이에 따라, 플라즈마 디스플레이 패널 상에 소정의 영상이 구현되는 것이다.
이와 같이, 본 발명의 플라즈마 디스플레이 장치는 한 서브필드 내에서 도 3과 같은 방법으로 구동될 수 있다.
이후, 제 2 서브필드에서의 리셋 기간에서는 스캔 전극(Y)에 상승램프 펄스가 공급되지 않고 하강 램프 펄스만 공급된다.
여기, 제 2 서브필드에서도 제 1 서브필드와 마찬가지로 리셋 기간에서 스캔 전극(Y)으로 전압이 점진적으로 하강하는 하강 램프 펄스가 공급되기 이전에, 서스테인 전극(Z)으로는 제 1 서스테인 바이어스 전압(Vz1)이 소정의 시간동안 공급되고, 제 1 서스테인 바이어스 전압(Vz1)의 공급 이후에, 제 1 서스테인 바이어스 전압(Vz1)보다 낮은 제 2 서스테인 바이어스 전압(Vz2)이 공급된다.
제 1 바이어스 전압(Vz1)은 제 1 서브 필드의 서스테인 펄스의 전압(Vs)과 동일하게 함으로써 스캔 전극(Y)과 서스테인 전극(Z)간에 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이러한 셋다운 방전에 의해 이전의 셋업 방전에 의해 방전 셀 내에 쌓여있던 벽 전하의 일부가 소거된다.
여기서, A영역과 B 영역을 보다 자세하게 설명하기 위해 다음과 같은 도 4a 내지 도 4b를 살펴보면 다음과 같다.
도 4a 내지 도 4b는 리셋 기간에서 제 1 바이어스 전압과 제 2 바이어스 전압에 따른 리셋 방전의 특성을 살펴보기 위한 도면이다.
도 4a에 도시된 바와 같이, 구동부는 리셋 기간에서 스캔 전극(Y)으로 전압이 점진적으로 하강하는 하강 램프 펄스를 공급하기 이전에 전압이 유지되는 동안 서스테인 전극(Y)으로 제 1 서스테인 바이어스 전압(Vz1)을 공급한다.
이때, 제 1 서스테인 바이어스 전압(Vz1)은 대략 2㎲이상 8㎲이하의 시간(△A) 동안 공급되는 것이 바람직하다. 이러한 제 1 서스테인 바이어스 전압(Vz1)이 대략 2㎲이상 8㎲이하의 시간(△A) 동안 공급되도록 하는 이유는, 제 1 서스테인 바이어스 전압(Vz1)이 대략 2㎲미만의 시간 동안 공급되면 셋다운 방전, 즉 소거 방전의 방전 지속이 과도하게 짧아서 방전 셀 내의 벽 전하들이 충분히 소거되지 못하고, 반면에 제 1 서스테인 바이어스 전압(Vz1)이 대략 8㎲초과의 시간 동안 공급되면 셋다운 방전, 즉 소거 방전의 방전 지속 시간이 과도하게 길어져서 방전의 세기가 과도하게 증가하게 되고 이에 따라 콘트라스트 특성이 악화되기 때문이다.
이후, 스캔 전극(Y)으로 소정의 정극성 전압에서부터 전압이 점진적으로 하강하는 하강 램프 펄스가 공급되기 이전에, 제 1 서스테인 바이어스 전압(Vz1)이 2㎲이상 8㎲이하의 시간(△A)동안 유지된 이후에 제 1 서스테인 바이어스 전압(Vz1)보다 낮은 제 2 서스테인 바이어스 전압(Vz2)이 공급된다. 이때, 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)의 차이(△B)는 20V이상 40V이하로 서스테인 전극(Z)에 공급하는 것이 바람직하다.
이와 같이, 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)간의 차이를 20V이상 40V이하로 두는 이유는 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2) 간의 차이가 20V의 미만인 경우 스캔 전극(Y)과 서스테인 전극(Z) 상에 쌓이는 벽 전하의 양이 과도하게 되어 어드레스 방전이 발생하지 않은 방전 셀, 즉 어드레스 기간에서 선택되지 않은 방전 셀에서 서스테인 방전이 발생하는 등의 오방전이 발생할 수 있기 때문이다.
반면, 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)간의 차이가 40V를 초과하는 경우, 어드레스 기간 동안 서스테인 전극(Z) 상에 쌓이는 음(-)의 벽 전하의 양이 과도하게 소거되어 방전 셀 내의 벽 전하의 양이 과도하게 부족하게 되기 때문이다.
결국, 이러한 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)이 공급되는 리셋 기간 이후에는 방전 셀 내에 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
한편, 도 4b에는 도 3에서 상술한 부호 B 영역이 보다 자세히 설명되어 있다. 도 4b에서는 제 1 서브 필드의 서스테인 기간에서 교번적으로 인가하는 서스테인 펄스를 인가 후, 제 2 서브 필드에서의 리셋 기간에서는 스캔 전극(Y)에 상승램프 펄스를 공급하지 않고 하강 램프 펄스만 공급된다.
여기서, 리셋 기간에서 스캔 전극(Y)으로 전압이 점진적으로 하강하는 하강 램프 펄스를 공급하기 이전에, 서스테인 전극(Z)으로는 제 1 서스테인 바이어스 전압(Vz1)이 2㎲이상 8㎲이하의 시간(△A)동안 유지된 이후, 제 1 서스테인 바이어스 전압(Vz1)보다 낮은 제 2 서스테인 바이어스 전압(Vz2)이 공급된다.
이때, 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)간의 차이를 20V이상 40V이하로 한다.
이와 같이, 제 1 서스테인 바이어스 전압(Vz1)이 2㎲이상 8㎲이하로 유지되고, 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)간의 차이를 20V 이상 40V이하로 두는 이유는 도 4a에서 설명한 이유와 동일함으로 생략 한다.
이와 같이, 제 1 서브 필드의 리셋 기간과 제 2 서브 필드의 리셋 기간에서 스캔 전극(Y)으로 전압이 점진적으로 하강하는 하강 램프 펄스를 공급하기 이전에, 서스테인 전극(Z)으로 제 1 서스테인 바이어스 전압(Vz1)을 공급하고, 제 1 서스테인 바이어스 전압(Vz2)의 공급 이후에, 제 1 서스테인 바이어스 전압(Vz1) 보다 낮은 제 2 서스테인 바이어스 전압(Vz2)을 공급하여 벽 전하가 과도하게 쌓이는 것을 줄여 어드레스 방전이 발생하지 않은 방전 셀, 즉 어드레스 기간에서 선택되지 않은 방전 셀에서 서스테인 방전이 발생하는 등의 오방전의 발생을 억제할 수 있다.
한편, 도 4b에서 설명한 리셋 펄스는 여러 서브 필드에서 공급될 수 있는데 이러한 일례를 도 5에서 나타낸다.
도 5는 본 발명의 플라즈마 디스플레이 장치의 구동 방법의 또 다른 일례를 상세히 설명하기 위한 도면이다.
도 5를 살펴보면, 도 3에서 설명한 부호 A 영역의 리셋 펄스는 제 1 서브필드의 리셋 기간에서 스캔 전극(Y) 또는 서스테인 전극으로 공급되고, 도 3에서 설명한 부호 B 영역의 리셋 펄스는 제 2 서브 필드 이후로 사용되는 것이 바람직하다. 이와는 다르게 도 3에서 설명한 부호 A 영역의 리셋 펄스는 제 1, 2, 3 서브필드의 리셋 기간에서 공급할 수 있고, 도 3에서 설명한 부호 B 영역의 리셋 펄스는 제 4 서브필드 이상 제 12 서브필드 이하의 리셋 기간에서 사용할 수 있다.
이와 같이, 도 3에서 설명한 부호 B 영역의 리셋 펄스는 다양한 서브필드에 사용될 수 있는데, 그 이유는 하나의 서브 필드의 서스테인 기간에서 교번적으로 스캔 전극(Y)과 서스테인 전극(Z)으로 공급되는 서스테인 펄스에 의해서 벽 전하를 적당하게 형성하기 위해서다. 따라서, 부호 B 영역의 리셋 펄스는 서스테인 펄스(sus) 후 하강 램프 펄스만을 사용하여 소거 방전을 할 수 있다.
이상과 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이, 리셋 기간의 셋 다운 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 상에 쌓이는 벽 전하의 양을 줄여 어드레스 방전이 발생하는 방전 셀, 즉 어드레스 기간에서 선택되는 방전 셀에서 서스테인 방전이 발생하도록 하여 오방전을 방지하는 효과가 있다.
또한, 리셋 기간에서 제 1 바이어스 전압의 폭을 작게 하여 셋다운 방전의 세기를 작게 함으로써 콘트라스트(Contrast) 특성이 향상되는 효과가 있다.

Claims (4)

  1. 스캔 전극과 서스테인 전극이 형성되는 플라즈마 디스플레이 패널과,
    리셋 기간에서 상기 스캔 전극으로 전압이 점진적으로 하강하는 하강 램프 펄스를 공급하기 이전에, 상기 서스테인 전극으로 제 1 서스테인 바이어스 전압을 공급하고, 상기 제 1 서스테인 바이어스 전압의 공급 이후에, 상기 제 1 서스테인 바이어스 전압보다 낮은 제 2 서스테인 바이어스 전압을 공급하는 구동부;
    를 포함하고,
    상기 제 1 서스테인 바이어스 전압은 상기 리셋 기간 이후의 서스테인 기간에서 상기 스캔 전극 또는 상기 서스테인 전극으로 공급되는 서스테인 펄스의 전압(Vs)과 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 구동부는
    상기 제 1 서스테인 바이어스 전압을 2㎲이상 8㎲이하의 시간 동안 공급하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제 1 서스테인 바이어스 전압과 제 2 서스테인 바이어스 전압의 차이는 20V이상 40V이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
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