KR20030083199A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 고온환경에서 플라즈마 디스플레이 패널을 안정하게 구동할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명은 셋업기간과 셋다운으로 나누어지는 초기화기간과 어드레스기간 및 서스테인기간으로 나누어지는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 셋업기간에는 상승하는 램프파형을 제 1 전극에 인가하는 단계와, 상기 셋업기간에는 제 1 직류전압을 제 2 전극에 인가하는 단계와, 상기 셋다운 기간에는 상기 램프파형의 피크점보다 낮은 정극성 전압에서 하강하는 램프파형을 상기 제 1 전극에 인가하는 단계와, 상기 셋다운 기간에는 상기 제 1 직류전압과 다른 전압레벨을 가지는 제 2 직류전압을 상기 제 2 전극에 인가하는 단계를 포함하는 것을 특징으로 한다.
이러한 구동방법에 의하여 본 발명은 어드레스기간 동안 벽전하의 손실을 막고 서스테인기간 직전의 공통서스테인전극 위에 형성되어 있는 음극성의 벽전하를 증가시키기 때문에 고온환경에서 발생되는 미스방전을 방지하여 고온환경에서 PDP를 안정하게 구동할 수 있다.

Description

플라즈마 디스플레이 패널의 구동방법{METHOD FOR DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로, 특히 고온환경에서 플라즈마 디스플레이 패널을 안정하게 구동할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(30Y) 및 공통서스테인전극(30Z)을 포함한 서스테인전극쌍과, 서스테인전극쌍과 직교되도록 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 스캔전극(30Y)과 공통서스테인전극(30Z) 각각은 투명전극(12Y, 12Z)과, 금속버스전극(13Y, 13Z)이 적층된 구조를 갖는다. 스캔전극(30Y)과 공통서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 MgO 보호막(16)이 적층된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 다수 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3에 있어서, Y는 스캔전극을 나타내며, Z는 공통서스테인전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간(SU)에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 방전이 일어난다. 이 셋업방전에 의해 어드레스전극(X)과 공통서스테인전극(Z) 상에는 정극성 벽전하가 쌓이게 되며, 주사/서스테인극(Y) 상에는 부극성의 벽전하가 쌓이게 된다. 셋다운기간(SD)에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 과도하게 형성된 벽전하를 일부 소거시키게 된다. 이 셋다운방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다.
공통서스테인전극(Z)에는 셋다운 기간과 어드레스기간 동안에 정극성 직류전압(Zdc)이 공급된다. 이 직류전압(Zdc)은 셋다운 기간에 공통서스테인전극(Z)과 주사/서스테인극(Y) 사이에 셋다운 방전이 일어나게 함과 아울러 어드레스기간 동안에 어드레스 방전에 의해 생성된 공간전하를 주사/서스테인전극(Y)과 공통서스테인전극(Z)에 쌓이게 한다. 이렇게 쌓인 공간전하는 벽전하를 형성하며, 서스테인기간의 첫번째 서스테인 방전의 발생에 도움을 준다.
서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때마다 주사/서스테인극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 일어나게 된다.
마지막으로, 서스테인방전이 완료된 후에는 펄스폭과 전압레벨이 작은 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 전화면의 셀들 내에 잔류하는 벽전하를 소거시키게 된다.
그런데 종래의 PDP는 고온환경에서 동작시킬 경우 미스방전(Misfiring)이 발생하게 된다. 이러한 미스방전의 원인으로는 첫째, 셀의 내/외부 온도가 상승함에 따라 셀 내의 유전체물질과 보호층물질의 절연특성이 열화되면서 누설절류가 발생하여 벽전하가 누설되는 것이다. 특히, 주사/서스테인극(Y)과 공통서스테인전극(Z)의 벽전하가 누설되는 경우에 어드레스방전이 미스 방전되기 쉽다. 둘 째, 고온환경에서 방전에 의해 발생된 셀 내의 공간전하들의 운동이 활발해지면서 그 공간전하와 전자를 잃은 원자와의 재결합(Recombination)이 쉽게 발생하여 방전에 기여하는 벽전하와 공간전하가 시간이 지남에 따라 손실되는 것이다.
따라서, 본 발명의 목적은 고온환경에서 플라즈마 디스플레이 패널을 안정하게 구동할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다.
도 3은 종래의 PDP를 구동하기 위한 구동 파형을 나타내는 파형도이다.
도 4는 본 발명의 실시 예에 따른 PDP의 구동방법을 나타내는 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 금속버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체 30Y : 스캔전극
30Z : 공통서스테인전극
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법은 셋업기간과 셋다운으로 나누어지는 초기화기간과 어드레스기간 및 서스테인기간으로 나누어지는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 셋업기간에는 상승하는 램프파형을 제 1 전극에 인가하는 단계와, 상기 셋업기간에는 제 1 직류전압을 제 2 전극에 인가하는 단계와, 상기 셋다운 기간에는 상기 램프파형의 피크점보다 낮은 정극성 전압에서 하강하는 램프파형을 상기 제 1 전극에 인가하는 단계와, 상기 셋다운 기간에는 상기 제 1 직류전압과 다른 전압레벨을 가지는 제 2 직류전압을 상기 제 2 전극에 인가하는 단계를 포함하는 것을 특징으로 한다.
상기 플라즈마 디스플레이 패널의 구동방법은 상기 어드레스기간에 스캔펄스를 상기 제 1 전극에 인가하는 단계와, 상기 어드레스기간에 제 3 직류전압을 상기 제 2 전극에 인가하는 단계와, 상기 제 1 및 제 2 전극에 서스테인펄스를 교번적으로 인가하는 단계와, 상기 제 2 전극에 소거펄스를 인가하는 단계를 더 포함하는 것을 특징으로 한다.
상기 플라즈마 디스플레이 패널의 구동방법에서 상기 제 1 직류전압은 40V ~ 100V 범위 이내인 것을 특징으로 한다.
상기 플라즈마 디스플레이 패널의 구동방법에서 상기 상승하는 램프파형과 상기 제 1 직류전압은 동시에 각각 상기 제 1 및 제 2 전극에 인가되는 것을 특징으로 한다.
상기 플라즈마 디스플레이 패널의 구동방법에서 상기 제 1 직류전압은 상기 제 2 직류전압보다 낮은 것을 특징으로 한다.
상기 플라즈마 디스플레이 패널의 구동방법에서 상기 제 3 직류전압은 상기 제 2 직류전압보다 낮은 것을 특징으로 한다.
상기 플라즈마 디스플레이 패널의 구동방법에서 상기 하강하는 램프파형과 상기 제 2 직류전압은 동시에 각각 상기 제 1 및 제 2 전극에 인가되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예의 설명을 통하여 명백하게 드러나게 될 것이다.
도 4를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동파형을 나타낸 것이다. 도 4를 참조하면, 본 발명의 실시예에 따른 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간(SU)에는 서스테인전압(Vs)보다 높은 피크전압까지 상승하는 상승 램프파형(Ramp-up)이 모든 주사/서스테인극(Y)에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 방전이 일어난다. 이셋업방전에 의해 어드레스전극(X)과 공통서스테인전극(Z) 상에는 정극성 벽전하가 쌓이게 되며, 주사/서스테인전극(Y) 상에는 부극성의 벽전하가 쌓이게 된다.
셋업기간(SU) 동안에, 주사/서스테인전극(Y)에 인가되는 상승 램프파형(Ramp-up)과 동시에 공통서스테인전극(Z)에는 상승 램프파형(Ramp-up)과 동일한 극성을 가지는 정극성 제 1 직류바이어스전압(Zdc1)이 인가된다.
정극성 제 1 직류바이어스전압(Zdc1)의 전압레벨은 대략 40V ~ 100V 정도의 레벨이다. 이 정극성 제 1 직류바이어스전압(Zdc1)으로 인해 셋업기간(SU)에서 형성되는 양극성의 벽전하는 도 3에 제시된 기존의 방법에 비해 어드레스전극(X) 위에는 많아지고, 공통서스테인전극(Z) 위에는 적어진다. 따라서 셋업기간(SU) 이후의 어드레스전극(X)과 공통서스테인전극(Z) 사이의 벽전압은 증가된다.
셋다운기간(SD)에는 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극(Y)에 인가된다. 이 셋다운기간(SD) 동안에 공통서스테인전극(Z)에는 서스테인전압(Vs)이 인가된다. 이 서스테인전압(Vs)은 정극성 제 1 직류바이어스전압(Zdc1)의 전압레벨보다 높은 레벨을 갖는다.
셋다운기간(SD)에서는 주사/서스테인전극(Y)에 공급되는 하강 램프파형(Ramp-down) 및 공통서스테인전극(Z)에 공급되는 서스테인전압(Vs)에 의해 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 암방전인 셋다운 방전이 발생하여, 주사/서스테인전극(Y)은 양이온을 끌어당기고 공통서스테인전극(Z)은 전자를 끌어당긴다. 셋다운 방전이 진행됨에 따라 셋업방전에 의해 형성되어 있는 주사/서스테인전극(Y) 위의 음극성의 벽전하와 공통서스테인전극(Z) 위의 양극성의 벽전하는 감소하게 된다. 결국 하강 램프파형의 끝부분에서는 공통서스테인전극(Z)위의 벽전하 극성이 반전되어 음극성이 된다. 또한 주사/서스테인전극(Y)과 어드레스전극(X) 사이에서도 하강 램프파형의 끝부분에서 암방전이 발생한다.
셋업기간(SU)과 셋다운 기간(SD)에 일어나는 방전의 결과로, 주사/서스테인전극(Y)과 어드레스전극(X)에는 스캔펄스(scan)와 데이터펄스(data)가 인가되면 어드레스방전이 일어날 수 있는 정도의 벽전하들이 쌓이게 된다. 또한, 공통서스테인전극(Z)에는 부극성의 벽전압 양이 증가하게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이로 인해, 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스기간 동안, 공통서스테인전극(Z)에 인가하는 정극성 제 2 직류바이어스전압(Zdc2) 레벨은 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이의 간격 전압이 대략 0 V 가 되도록 조정한다. 상기 제 2 직류바이어스전압(Zdc2)은 서스테인전압(Vs) 보다 낮은 대략 90V 정도로서, 고온 환경에서 보호층물질의 저항 감소로 인한 벽전하 손실을 방지하여 어드레스 방전의 실패를 막을 수 있다.
또한, 정극성 제 2 직류바이어스전압(Zdc2)의 레벨을 서스테인전압(Vs)의 레벨보다 낮추는 이유는 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down) 때문에 주사/서스테인전극(Y) 상의 벽전압이 더 낮아지는 만큼 공통서스테인전극(Z) 상의 전압을 낮추어 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이의 방전을 방지하기 위함이다. 이로 인해, 초기화기간에서는 공통서스테인전극(Z)에 축적된 부극성의 전압이 안정되게 유지된다.
이에 따라, 어드레스기간에서 공통서스테인전극(Z)과 주사/서스테인전극(Y)은 낮은 방전전압으로 방전이 일어날 수 있는 전압레벨이 되며, 주사/서스테인전극(Y)과 어드레스전극(X)은 방전전압보다 낮은 전압레벨이 된다.
서스테인기간에는 주사/서스테인전극(Y)과 공통서스테인전극(Z)에 교번적으로 서스테인펄스(Sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(Sus)가 더해지면서 매 서스테인펄스(Sus)가 인가될 때마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 일어나게 된다.
이와 같은 서스테인기간에서는 첫 번째 서스테인펄스가 인가될 때, 어드레스 기간에서 공통서스테인전극(Z)에 쌓인 음극성 벽전압의 양만큼 간격 전압을 늘일 수 있기 때문에 방전이 더욱 용이하게 발생할 수 있다. 따라서 PDP를 고온 환경에서 구동할 경우 셀의 방전 실패를 막을 수 있다.
서스테인방전이 완료된 후에는 공통서스테인전극(Z)에 공급되는 작은 램프파형(erase)에 의해 서스테인방전시 발생된 벽전하가 소거된다.
이와 같은, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법은 셋업기간(SU)에 일정한 전압레벨을 갖는 제 1 직류바이어스전압(Zdc1)을 공통서스테인전극(Z)에 인가하여 공통서스테인전극(Z)에 축적되는 정극성의 벽전압 양을 감소시켜 공통서스테인전극(Z)과 어드레스전극(X)에 축적되는 정극성의 벽전압 양을 증가시키고, 셋다운 기간(SD)에서 공통서스테인전극(Z)에 제 1 직류바이어스저압(Zdc1) 보다 높은 서스테인전압(Vs)을 인가하여 공통서스테인전극(Z)에 부극성 벽전압의 축적양을 증가시키고, 어드레스기간에 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이의 간격 전압이 ~ 0 V 가 되도록 정극성 제 2 직류바이어스전압(Zdc2)을 공통서스테인전극(Z)에 인가함으로써, 어드레스 방전 및 서스테인 방전을 용이하게 일으킬 수 있다. 이에 따라, 고온환경에서의 PDP를 구동할 경우 발생되는 미스방전을 방지할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법은 어드레스기간 동안 벽전하의 손실을 막고 서스테인기간 직전의 공통서스테인전극 위에 형성되어 있는 음극성의 벽전하를 증가시키기 때문에 고온환경에서 발생되는 미스방전을 방지하여 고온환경에서 PDP를 안정하게 구동할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (7)

  1. 셋업기간과 셋다운으로 나누어지는 초기화기간과 어드레스기간 및 서스테인기간으로 나누어지는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 셋업기간에는 상승하는 램프파형을 제 1 전극에 인가하는 단계와,
    상기 셋업기간에는 제 1 직류전압을 제 2 전극에 인가하는 단계와,
    상기 셋다운 기간에는 상기 램프파형의 피크점보다 낮은 정극성 전압에서 하강하는 램프파형을 상기 제 1 전극에 인가하는 단계와,
    상기 셋다운 기간에는 상기 제 1 직류전압과 다른 전압레벨을 가지는 제 2 직류전압을 상기 제 2 전극에 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 어드레스기간에 스캔펄스를 상기 제 1 전극에 인가하는 단계와,
    상기 어드레스기간에 제 3 직류전압을 상기 제 2 전극에 인가하는 단계와,
    상기 제 1 및 제 2 전극에 서스테인펄스를 교번적으로 인가하는 단계와,
    상기 제 2 전극에 소거펄스를 인가하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 제 1 직류전압은 40V ~ 100V 범위 이내인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1 항에 있어서,
    상기 상승하는 램프파형과 상기 제 1 직류전압은 동시에 각각 상기 제 1 및 제 2 전극에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1 항에 있어서,
    상기 제 1 직류전압은 상기 제 2 직류전압보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 1 항에 있어서,
    상기 제 3 직류전압은 상기 제 2 직류전압보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 1 항에 있어서,
    상기 하강하는 램프파형과 상기 제 2 직류전압은 동시에 각각 상기 제 1 및 제 2 전극에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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