KR20040059877A - 게이트재산화법을 이용한 반도체 소자의 제조 방법 - Google Patents

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KR20040059877A
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Abstract

본 발명은 선택적 게이트재산화 공정시 금속막의 산화 및 금속막과 폴리실리콘막간 반응을 억제하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 폴리실리콘막, 폴리실리콘막과 금속막의 적층막, 폴리실리콘막과 금속실리사이드막의 적층막 및 금속막으로 이루어진 그룹중에서 선택된 하나를 포함하는 게이트전극의 패터닝후에 드러난 게이트산화막 아래의 반도체 기판 표면을 비활성 또는 할로겐 분위기의 플라즈마를 이용하여 플라즈마처리해주므로써 후속 선택적 게이트재산화시 형성되는 GGO막의 산화속도를 증가시킬 수 있고, 이로써 선택적 게이트재산화의 산화온도 및 산화시간을 감소시키면서도 요구되는 두께의 GGO막을 형성할 수 있다. 결국, 선택적 게이트재산화 공정의 산화온도 및 산화시간을 줄이므로써 폴리실리콘막과 금속막간 반응, 금속막의 산화, 상전이 및 응집을 방지하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

게이트재산화법을 이용한 반도체 소자의 제조 방법{Method for fabrication of semiconductor device using gate-reoxidation}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트재산화 공정을 이용한 반도체 소자의 제조 방법에 관한 것이다.
게이트전극으로 폴리실리콘막(Polysilicon)을 적용하는 반도체소자 제조에서는 폴리실리콘막 식각시에 드러나는 게이트산화막이 손상되므로, 게이트전극의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 폴리실리콘막의 측면을 선택적으로 산화시키는 재산화(Re-oxidation) 공정이 수반된다.
여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 실리콘기판에 잔류하는 폴리실리콘막 잔막을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트전극의 에지쪽에 있는 산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[오프누설(off-leakage), GIDL(Gate Induced Drain Leakage)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도를 좌우하는 드레인포화전압(Vdsat)에 많은 영향을 미친다.
그렇기 때문에 게이트전극 에지쪽의 게이트산화막은 일정한 두께 이상으로 성장시켜야 되며, 이렇게 성장된 산화막을 그레이디드게이트산화막(Graded GateOxide; 이하 'GGO막'이라 약칭함)이라고 부른다.
그러나, 일정 두께의 GGO막을 성장시키려면 700℃ 이상의 고온에서 산화분위기로 공정이 진행되어야 하기 때문에 시트저항(sheet resistance, Rs)을 낮추어주기 위해 폴리실리콘막 상부에 증착되는 금속실리사이드나 금속막이 상전이(phase transition), 산화 및 계면 반응성 등의 여러가지 문제점을 일으킨다.
예를 들어, 금속실리사이드로 연구중인 티타늄실리사이드는 750℃ 이상의 산화부위기에서 티타늄실리사이드가 산화되어 급격한 부피팽창이 발생하여 공정 적용상 큰 문제를 안고 있다. 또한, 비록 산화분위기가 아니더라도, 800℃ 이상의 온도에서 C54상의 응집화(agglomeration) 현상이 발생하여 시트저항이 급격히 증가하는 문제도 갖고 있다. 니셀실리사이드의 경우는 낮은 저항의 NiSi(∼15μΩcm) 적용을 위하여 노력하고 있지만 750℃∼800℃ 이상에서는 실리콘부화(silicon rich)상의 NiSi2상이 형성되어 시트저항이 ∼40μΩcm 정도로 높아진다.
최근에는 게이트전극의 저항을 낮추기 위해 폴리실리콘막과 금속막의 적층 구조, 즉 폴리메탈 게이트전극을 사용하고 있다. 그러나, 폴리메탈 게이트전극은 후속 높은 열공정 또는 산화 공정에서 급격한 부피 팽창, 시트저항의 증가 및 폴리실리콘막과 금속막 계면의 반응 등의 문제가 발생한다. 특히, 일정 산화분위기에서 금속막이 산화되는 것이 공정상 가장 큰 문제로 부각되고 잇는데, 이를 극복하기 위한 새로운 공정이 선택적 게이트재산화(selective gate reoxidation) 공정이다. 즉, 수소부화(H2-rich)의 산화분위기에서 금속막은 산화시키지 않고, 양측벽이 드러난 폴리실리콘막만 산화시키는 공정이다.
도 1a는 종래 기술에 따른 게이트재산화법을 이용한 반도체 소자의 제조 방법을 도시한 공정 흐름도이고, 도 1b는 도 1a에 따라 형성된 반도체 소자를 도시한 단면도이다.
도 1a에 도시된 바와 같이, 종래 기술에 따른 반도체 소자의 제조 방법은 크게 게이트산화막 형성 과정(S1), 폴리실리콘막, 텅스텐질화막, 텅스텐막 및 하드마스크의 적층 과정(S2), 게이트패터닝 과정(S3), GGO막 형성을 위한 선택적 게이트재산화 과정(S4)으로 구성된다.
도 1b에 도시된 바와 같이, 반도체 기판(11) 상에 게이트산화막(12)이 형성되고, 게이트산화막(12) 상에 폴리실리콘막(13), 텅스텐질화막(14) 및 텅스텐막(15)의 순서로 적층된 폴리메탈 게이트전극이 형성되고, 텅스텐막(15) 상에 하드마스크(16)가 형성된다.
그리고, 폴리실리콘막(13)의 양측벽에는 선택적 게이트재산화공정, 즉 텅스텐막(15)을 산화시키지 않는 선택적 게이트재산화 공정을 통해 측벽산화막(17)이 형성되며, 폴리메탈 게이트전극의 모서리 아래 및 반도체 기판(11) 상에 GGO막(12a)이 형성되고 있다. 이와 같은 GGO막(12a)은 선택적 게이트재산화 공정을 통해 반도체 기판(11) 표면을 산화시켜 형성하는 것이다.
도 1c는 폴리실리콘막과 텅스텐질화막간 계면에 발생되는 산화막 및 질화막을 나타낸 사진이다.
도 1c에 도시된 것처럼, 선택적 게이트재산화 공정시, 텅스텐막(15)은 산화되지 않지만, 폴리실리콘막(13)과 텅스텐질화막(14)간 계면에서도 아주 얇은 산화막(SiOx), 질화막(SiNx) 또는 반응층을 형성시키는 문제가 있다. 여기서, 산화막 또는 반응층은 게이트전극의 신호 지연을 증가시키는 문제를 발생시키기 때문에, 결국 소자의 수율을 크게 저하시킨다.
특히, GGO막의 두께를 증가시키기 위해 선택적 게이트재산화 공정의 온도 및 시간을 높이는 경우, 위의 문제점은 더욱 심각하게 나타나 소자의 특성을 열화시킨다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 선택적 게이트재산화 공정시 금속막의 산화 및 금속막과 폴리실리콘막간 반응을 억제하는데 적합한 게이트재산화법을 이용한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a는 종래 기술에 따른 게이트재산화법을 이용한 반도체 소자의 제조 방법을 도시한 공정 흐름도,
도 1b는 도 1a에 따라 형성된 반도체 소자를 도시한 단면도,
도 1c는 폴리실리콘막과 텅스텐질화막간 계면에 발생되는 산화막 및 질화막을 나타낸 사진,
도 2는 본 발명의 실시예에 따른 게이트재산화법을 이용한 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3c는 도 2에 따른 폴리메탈 게이트전극을 구비하는 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트산화막
22a : GGO막 23 : 폴리실리콘막
24 : 텅스텐질화막 25 : 텅스텐막
26 : 하드마스크 27 : 측벽산화막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체기판 상에 게이트산화막을 차례로 형성하는 단계, 상기 게이트산화막 상에 게이트도전막을 형성하는 단계, 상기 게이트도전막을 식각하여 게이트전극을 형성하는 단계, 상기 게이트전극 형성후 드러난 상기 게이트산화막 아래의 상기 반도체 기판표면을 플라즈마처리하는 단계, 및 선택적 게이트재산화 공정을 통해 상기 게이트전극의 에지 아래의 게이트산화막 두께를 증가시키는 단계를 포함하고, 상기 플라즈마처리하는 단계는 비활성 또는 할로겐 분위기의 플라즈마를 이용하는 것을 특징으로 한다.
전술한 비활성 또는 할로겐 분위기의 플라즈마를 통해 반도체 기판 표면을 플라즈마처리하면 후속 선택적 게이트재산화시 산화속도를 증가시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 게이트재산화법을 이용한 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2에 도시된 바와 같이, 게이트산화막 형성 과정(S11), 폴리실리콘막, 텅스텐질화막, 텅스텐막 및 하드마스크의 적층 과정(S12), 게이트패터닝 과정(S13), GGO막의 산화속도 증가를 위한 플라즈마처리 과정(S14), GGO막 형성을 위한 선택적 게이트재산화 과정(S15)으로 구성된다.
GGO막의 산화속도 증가를 위한 플라즈마처리 과정(S14)에 대해 살펴보면, 100W∼1000W의 소스파워와 0W∼300W의 바이어스 파워를 인가하면서 0℃∼600℃의 기판온도에서 5초∼500초동안 진행하며, 이때, 플라즈마의 소스 기체의 유량은 5sccm∼500sccm을 유지한다. 플라즈마의 소스 기체는, Ar, Kr, Xe, Cl2, BCl2, CF4,CHF6, BF2, F2, NF3, SF6및 I2로 이루어진 그룹중에서 선택된 하나를 포함하고, 이로써 Ar, Kr 또는 Xe의 비활성 분위기의 플라즈마를 형성하고, F, Cl, Br 또는 I의 할로겐 분위기의 플라즈마를 형성한다.
이와 같이, GGO막의 산화속도 증가를 위한 플라즈마처리 과정(S14)은, 게이트패터닝 과정(S13)을 진행한 후에 드러나는 게이트산화막 아래의 반도체 기판 표면을 비활성 또는 할로겐의 플라즈마 분위기에서 밤바드먼트(bombardment) 또는 처리(treatment)해주는 과정이다. 플라즈마처리를 선택적 게이트재산화 과정(S14)전에 미리 진행해주면, 선택적 게이트재산화 과정(S15) 진행시 GGO막의 산화속도가 증가되고, 이처럼 산화속도가 증가하면 GGO막을 형성시키기 위한 산화 온도 및 산화시간을 줄일 수 있다.
따라서, 선택적 게이트재산화시 게이트전극을 이루는 금속막의 산화 및 금속막과 폴리실리콘막간의 반응을 근본적으로 감소시킨다.
도 3a 내지 도 3c는 도 2에 따른 폴리메탈 게이트전극을 구비하는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체 기판(21) 상에 게이트산화막(22)을 형성하고, 게이트산화막(22) 상에 폴리실리콘막(23)을 형성한다. 여기서, 게이트산화막(22)으로는 SiO2, SiOxNy(x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
그리고, 폴리실리콘막(23)은 500℃∼600℃의 온도에서 증착하며, 100Å∼1500Å의 두께로 형성된다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23) 상에 확산배리어막으로서 텅스텐질화막(WN, 24)을 10Å∼500Å 두께로 증착한다.
다음으로, 텅스텐질화막(24) 상에 텅스텐막(25)을 형성하고, 텅스텐막(25) 상에 하드마스크(26)를 형성한다. 이때, 하드마스크(26)는 후속 패터닝시 식각작업을 용이하게 하기 위한 막으로서, 실리콘나이트라이드막(SiNx), 텅스텐질화막(WNx) 또는 텅스텐막(W)을 이용한다. 여기서, x는 0.1∼4.0의 범위이다.
다음으로, 하드마스크(26) 상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 감광막패턴을 제거한다. 다음에, 게이트패터닝 과정을 진행하는데, 즉 식각된 하드마스크(26)를 식각마스크로 텅스텐막(25)과 텅스텐질화막(24), 그리고 폴리실리콘막(23)을 차례로 식각하여 폴리메탈 게이트전극을 형성한다.
이때, 폴리메탈 게이트전극을 형성하기 위한 식각시 드러나는 게이트산화막(22)이 손상된다(x).
도 3b에 도시된 바와 같이, 드러난 게이트산화막(22)에 GGO막의 산화 속도를 증가시킬 목적으로 비활성 또는 할로겐 분위기의 플라즈마를 이용한 플라즈마처리를 진행한다.
이때, 비활성 분위기의 플라즈마는 Ar, Kr 또는 Xe이고, 할로겐 분위기의 플라즈마는 F, Cl, Br 또는 I이다. 여기서, 비활성 분위기의 플라즈마의 소스로는 Ar, Kr 또는 Xe이고, 할로겐 분위기의 플라즈마의 소스로는 Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6또는 I2이다.
위와 같은 플라즈마처리는, 100W∼1000W의 소스파워와 0W∼300W의 바이어스 파워를 인가하고, 0℃∼600℃의 기판온도에서 5초∼500초동안 처리하며, 플라즈마 의 소스 기체의 유량은 5sccm∼500sccm을 유지한다. 그리고, 플라즈마 처리는 게이트패터닝후 인시튜(in-situ)로 진행하거나, 게이트패터닝후 엑시튜(ex-situ)로 진행할 수 있다.
한편, 비활성 또는 할로겐 분위기의 플라즈마 처리를 진행하면, 게이트산화막(22) 아래의 반도체 기판(21) 표면이 밤바드먼트(y)된다. 이와 같은 밤바드먼트는 주로 비활성 분위기의 플라즈마 처리에 의한 것이고, 할로겐 분위기의 플라즈마처리를 통해서는 할로겐의 고유한 특성으로 인해 후속 산화 공정시 산화속도를 증가시킨다.
도 3c에 도시된 바와 같이, 선택적 게이트재산화공정을 거쳐 폴리메탈 게이트전극의 시트저항 증가를 최소화하면서 손상된 게이트산화막(22)을 회복시킨다.
선택적 게이트재산화 과정에서, 폴리실리콘막(23)의 에지 아래와 반도체 기판(21) 상에 GGO막(22a)이 형성된다. 아울러 텅스텐질화막(24)과 텅스텐막(25)의노출된 측면은 산화되지 않고, 폴리실리콘막(23)의 노출된 측면이 산화됨에 따라 측벽산화막(27)이 형성된다.
여기서, GGO막(22a)은 폴리메탈 게이트전극을 이루는 폴리실리콘막(23)의 에지를 소정 부분 침투한 형태를 가져 폴리실리콘막(23) 아래에 위치한 게이트산화막(22)에 비해 그 두께가 더 두껍다.
상기한 선택적 게이트재산화 과정시, GGO막(22a)의 산화속도를 증가시키기 위한 플라즈마처리 과정이 미리 진행되어 있으므로, 산화온도 및 산화시간을 감소시켜도 요구되는 GGO막(22a)의 두께를 확보할 수 있다.
예를 들어, 300℃∼1000℃의 산화온도에서 선택적 게이트재산화 과정을 진행하는 경우, 10Å∼100Å 두께의 GGO막(22a)을 얻을 수 있다.
한편, 선택적 게이트재산화 과정은 건식산화(dry oxidation) 또는 습식산화(wet oxidation) 모두 가능하다.
전술한 바와 같은 본 발명의 플라즈마처리 과정은 폴리메탈 게이트전극을 구비하는 반도체 소자외에도 폴리실리콘막, 폴리사이드 게이트전극, 금속 게이트전극을 구비하는 반도체 소자 제조 공정의 게이트재산화공정에도 적용 가능하다. 여기서, 폴리사이드 게이트전극 또는 금속 게이트전극을 구비하는 반도체 소자 제조 공정에서는 선택적 게이트재산화를 적용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 선택적 게이트재산화전에 미리 비활성 또는 할로겐 분위기의 플라즈마처리를 진행하므로써, 선택적 게이트재산화의 산화온도 및 산화시간을 줄이면서 요구되는 GGO막의 두께를 확보할 수 있는 효과가 있다.
또한, 선택적 게이트재산화 공정의 산화온도 및 산화시간을 줄이므로써 폴리실리콘막과 금속막간 반응, 금속막의 산화, 상전이 및 응집을 방지하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 반도체기판 상에 게이트산화막을 차례로 형성하는 단계;
    상기 게이트산화막 상에 게이트도전막을 형성하는 단계;
    상기 게이트도전막을 식각하여 게이트전극을 형성하는 단계;
    상기 게이트전극 형성후 드러난 상기 게이트산화막 아래의 상기 반도체 기판 표면을 플라즈마처리하는 단계; 및
    선택적 게이트재산화 공정을 통해 상기 게이트전극의 에지 아래의 게이트산화막 두께를 증가시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마처리하는 단계는,
    비활성 또는 할로겐 분위기의 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 비활성 분위기의 플라즈마는, Ar, Kr 및 Xe로 이루어진 그룹중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 할로겐 분위기의 플라즈마는, F, Cl, Br 및 I로 이루어진 그룹중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 플라즈마처리 단계는,
    100W∼1000W의 소스파워와 0W∼300W의 바이어스 파워를 인가하고, 0℃∼600℃의 기판온도에서 5초∼500초동안 처리하며, 플라즈마의 소스 기체의 유량은 5sccm∼500sccm을 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 플라즈마의 소스 기체는,
    Ar, Kr, Xe, Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6및 I2로 이루어진 그룹중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 게이트도전막은, 폴리실리콘막, 폴리실리콘막과 금속막의 적층막, 폴리실리콘막과 금속실리사이드막의 적층막 및 금속막으로 이루어진 그룹중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 선택적 게이트재산화를 통해 증가되는 게이트산화막의 두께는 10Å∼100Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020020086382A 2002-12-30 2002-12-30 게이트재산화법을 이용한 반도체 소자의 제조 방법 KR20040059877A (ko)

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* Cited by examiner, † Cited by third party
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KR100838483B1 (ko) * 2006-12-26 2008-06-16 매그나칩 반도체 유한회사 반도체 소자의 게이트 식각방법

Cited By (1)

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KR100838483B1 (ko) * 2006-12-26 2008-06-16 매그나칩 반도체 유한회사 반도체 소자의 게이트 식각방법

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