KR20040059284A - Method for manufacturing semiconductor memory device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor memory device is provided to simplify a trench forming process by forming simultaneously trenches with different depths at a cell region and a peripheral region. CONSTITUTION: The first multilayer dielectric is on a semiconductor substrate(10) of a cell region(11). The first multilayer dielectric includes the first oxide layer(13), a nitride layer(15) and the second oxide layer(17). The second multilayer dielectric is on the substrate of a peripheral region(12). The second multilayer dielectric includes the first oxide layer and the nitride layer. The substrate is partially exposed at the cell and peripheral region by forming the first and second opening portion through the first and second multilayer dielectric. The second opening portion is prolonged into the substrate as much as a predetermined depth due to the thickness of the second multilayer dielectric. The first and second trench(19a,19b) are formed under the first and second opening portion by using a photolithography. The first depth(D1) of the first trench is smaller than the second depth(D2) of the second trench as much as the predetermined depth.

Description

반도체 메모리 소자의 제조 방법{Method For Manufacturing Semiconductor Memory Device}Method for manufacturing semiconductor memory device {Method For Manufacturing Semiconductor Memory Device}

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 플래시 메모리의 셀부와 주변부에 트렌치를 상이한 깊이로 형성시키면서 동시에 형성시키도록 한 반도체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device in which trenches are formed at different depths in the cell and peripheral portions of a flash memory.

일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 상기 램은 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory)과 같이 시간이 경과함에 따라 이미 저장된 데이터가 소거되는 휘발성이면서도 데이터의 입, 출력이 빠르다. 상기 롬은 한번 데이터를 저장시키고 나면, 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다. 상기 롬은 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 EEPROM에 대한 수요가 급증하고 있다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack) 형 게이트 구조를 갖고 있다.In general, semiconductor memory devices are classified into random access memory (RAM) and read only memory (ROM). The RAM is a volatile and fast data input and output, such as dynamic random access memory (DRAM) and static random access memory (SRAM), which erases data stored over time. Once the ROM has stored the data, it remains in that state, but the input and output of the data is slow. The ROM is subdivided into a ROM, a programmable ROM (PROM), an erasable PROM (EPROM), and an electrically erasable PROM (EEPROM). Recently, the demand for EEPROM that can electrically program or erase data is increasing rapidly. The cell of the flash memory having the EEPROM or the batch erase function has a stack-type gate structure in which a floating gate and a control gate are stacked.

상기 플래시 메모리는 16개의 셀이 직렬로 연결되어 단위 스트링(string)을 이루고 있고, 이러한 단위 스트링이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 낸드(NAND) 형과, 각각의 셀이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 노아(NOR) 형으로 구분된다. 상기 낸드형 플래시 메모리는 고집적화에 유리하고 상기 노아형 플래시 메모리는 고속 동작에 유리하다. 상기 노아형 플래시 메모리는 공통 소스(common source) 방식을 사용한다. 즉, 16개 셀마다 1개 콘택이 형성되며 상기 16개 셀의 소스 라인은 n+ 확산층으로 연결되는 것이 일반적이다.The flash memory has a NAND type in which 16 cells are connected in series to form a unit string, and the unit string is connected in parallel between a bit line and a ground line, and each cell is a bit line. It is divided into NOR type which is connected in parallel between and ground line. The NAND flash memory is advantageous for high integration and the NOR flash memory is advantageous for high speed operation. The Noah-type flash memory uses a common source method. That is, one contact is formed every 16 cells, and the source lines of the 16 cells are generally connected to an n + diffusion layer.

한편, 최근에는 반도체 소자의 고집적화를 위해 아이솔레이션 공정으로서 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 기술이 사용되고 있다. 또한, 상기 플래시 메모리의 셀 사이즈는 SAS(self aligned source) 기술에 의해 축소되고 있다. 상기 STI 기술과 상기 SAS 기술은 상기 플래시 메모리의 셀을 X축과 Y축 방향으로 축소시키기 위한 필수적인 공정이다.In recent years, shallow trench isolation (STI) technology has been used as an isolation process for high integration of semiconductor devices. In addition, the cell size of the flash memory is being reduced by the self aligned source (SAS) technology. The STI technology and the SAS technology are essential processes for shrinking the cells of the flash memory in the X and Y axis directions.

상기 STI 기술과 상기 SAS 기술을 함께 적용한 일반적인 플래시 메모리에서는 도 1에 도시된 바와 같이, 각 셀의 드레인(D)과 소스(S)가 공통의 워드라인(WL)을 사이에 두고 배치되고, 각 셀의 드레인(D)과 소스(S)가 아이솔레이션 영역(ISO)에 형성된 트렌치(도시 안됨) 내의 절연막에 의해 전기적으로 서로 격리된다. 또한, 각 소스(S)가 도 2에 도시된 바와 같이, 공통 소스를 위한 아이솔레이션 영역(ISO)의 트렌치(20) 내의 절연막이 제거되고 상기 트렌치(20) 내의 기판(10)의 표면에 이온주입된 이온주입층(30)에 의해 전기적으로 서로 연결된다.In a general flash memory using the STI technique and the SAS technique, as shown in FIG. 1, the drain D and the source S of each cell are disposed with a common word line WL interposed therebetween. The drain D and the source S of the cell are electrically isolated from each other by an insulating film in a trench (not shown) formed in the isolation region ISO. In addition, as each source S is shown in FIG. 2, the insulating film in the trench 20 of the isolation region ISO for the common source is removed and ion implantation is performed on the surface of the substrate 10 in the trench 20. The ion implantation layer 30 is electrically connected to each other.

그런데, 상기 플래시 메모리의 제조에 상기 STI 기술과 상기 SAS 기술을 함께 적용할 경우, 로코스(LOCOS: local oxidation of silicon) 공정과 상기 SAS 기술을 적용한 경우에 비하여 셀당 소스 저항이 커진다. 이와 같이 셀당 소스 저항이 커지면, 소스 콘택이 16개의 셀마다 1개씩 형성되기 때문에 1번째 셀과 8번째 셀 사이의 전압 강하에 의해 백바이어스(back bias)가 달라진다. 그 결과, 리드 동작 때에 에러가 발생하기 쉽다.However, when the STI technology and the SAS technology are applied together in the manufacture of the flash memory, the source resistance per cell is increased as compared with the case of applying a local oxidation of silicon (LOCOS) process and the SAS technology. As the source resistance per cell increases in this way, since one source contact is formed every 16 cells, the back bias is changed by the voltage drop between the first and eighth cells. As a result, errors are likely to occur during read operations.

더욱이, 상기 플래시 메모리의 주변부가 12V의 고압을 사용하고, 셀부가 5~9V의 저압을 사용하므로 상기 플래시 메모리의 미세화가 진행됨에 따라 트렌치의 깊이가 더욱 깊어진다. 이는 상기 소스 저항을 더욱 증가시킨다.Further, since the peripheral portion of the flash memory uses a high voltage of 12V and the cell portion uses a low voltage of 5 to 9V, the depth of the trench becomes deeper as the flash memory becomes finer. This further increases the source resistance.

그러나, 종래에는 상기 셀부의 전압이 상기 주변부의 전압보다도 낮음에도 불구하고 상기 셀부의 트렌치가 상기 주변부의 트렌치와 동일하게 깊게 형성되므로상기 소스 저항을 저감시키는데 한계가 있다.However, conventionally, although the voltage of the cell portion is lower than the voltage of the peripheral portion, since the trench of the cell portion is formed as deep as the trench of the peripheral portion, there is a limit to reducing the source resistance.

최근에는 이러한 점을 해결하기 위해 상기 셀부의 트렌치를 상기 주변부의 트렌치보다 얕게 형성하는 방법이 사용되기 시작하였다. 하지만, 이 방법은 상기 셀부의 트렌치를 형성하는 사진식각공정과 상기 주변부의 트렌치를 형성하는 사진식각공정을 각각 별개로 진행하기 때문에 사진식각공정이 복잡할 뿐만 아니라 오버레이(overlay) 문제가 발생하기 쉽다.Recently, in order to solve this problem, a method of forming the trench of the cell portion shallower than the trench of the peripheral portion has begun to be used. However, in this method, since the photolithography process of forming the trench of the cell portion and the photolithography process of forming the trench of the periphery are performed separately, the photolithography process is not only complicated, but also an overlay problem is likely to occur. .

따라서, 본 발명의 목적은 플래시 메모리의 셀부와 주변부에 상이한 깊이의 트렌치를 형성시키는 공정을 단순화하는데 있다.Accordingly, it is an object of the present invention to simplify the process of forming trenches of different depths in the cell and peripheral portions of the flash memory.

도 1과 도 2는 일반적인 플래시 메모리의 셀을 나타낸 평면도 및 요부 단면도.1 and 2 are plan and main cross-sectional views showing cells of a typical flash memory.

도 3 내지 도 7은 본 발명에 의한 반도체 메모리 소자의 제조 방법을 나타낸 단면 공정도.3 to 7 are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor memory device according to the present invention.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리 소자의 제조 방법은The semiconductor memory device manufacturing method according to the present invention for achieving the above object is

반도체 기판의 제 1 영역과 제 2 영역에 다층의 절연막을 형성시키는 단계; 사진식각공정을 이용하여 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시키는 단계; 및 사진식각공정을 이용하여 상기 제 1 영역과 제 2 영역의 아이솔레이션 영역에 상이한 깊이의 제 1, 2 트렌치를 동시에 형성시키는 단계를 포함하는 것을 특징으로 한다.Forming a multilayer insulating film in the first region and the second region of the semiconductor substrate; Forming a total thickness of the multilayer insulating film of the second region to be smaller than the total thickness of the multilayer insulating film of the first region using a photolithography process; And simultaneously forming first and second trenches of different depths in the isolation regions of the first region and the second region using a photolithography process.

바람직하게는, 상기 다층의 절연막을 하측에서 상측으로 가면서 제 1 산화막과 질화막 및 제 2 산화막의 적층 구조로 형성시킬 수가 있다.Preferably, the multilayer insulating film can be formed in a stacked structure of a first oxide film, a nitride film, and a second oxide film while going from top to bottom.

바람직하게는, 상기 제 1 산화막을 30~150Å의 두께로 적층시키고, 상기 질화막을 500~3000Å의 두께로 적층시키고, 상기 제 2 산화막을 300~3000Å의 두께로 적층시킬 수가 있다. 이때, 상기 제 2 영역의 제 2 산화막을 식각시킴으로써 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시킬 수가 있다.Preferably, the first oxide film may be laminated to a thickness of 30 to 150 GPa, the nitride film may be laminated to a thickness of 500 to 3000 GPa, and the second oxide film may be laminated to a thickness of 300 to 3000 GPa. In this case, by etching the second oxide film of the second region, the total thickness of the multilayer insulating film of the second region may be made thinner than the total thickness of the multilayer insulating film of the first region.

바람직하게는, 상기 다층의 절연막을 하측에서 상측으로 가면서 제 1 산화막과 질화막의 적층 구조로 형성시킬 수도 있다. 이때, 상기 제 2 영역의 질화막을 일부 두께만큼 식각시킴으로써 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시킬 수가 있다.Preferably, the multilayer insulating film may be formed in a stacked structure of a first oxide film and a nitride film while going from top to bottom. In this case, the nitride film of the second region may be etched by a partial thickness to make the total thickness of the multilayer insulating film of the second region thinner than the total thickness of the multilayer insulating film of the first region.

바람직하게는, 상기 제 1 영역을 플래시 메모리의 셀부로, 상기 제 2 영역을 플래시 메모리의 주변부로 구분할 수 있다.Preferably, the first region may be divided into a cell portion of the flash memory, and the second region may be divided into a peripheral portion of the flash memory.

이하, 본 발명에 의한 반도체 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 7은 본 발명에 의한 반도체 메모리 소자의 제조 방법을 나타낸 단면 공정도이다.3 to 7 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor memory device according to the present invention.

도 3을 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판의 제 1 영역인 플래시 메모리의 셀부(11)와 제 2 영역인 플래시 메모리의 주변부(12) 상에 희생막으로서 제 1 산화막(13)을 30~150Å의 두께로 적층시키고, 상기 제 1 산화막(13) 상에 질화막(15)을 500~3000Å의 두께로 적층시키고, 상기 질화막(15) 상에 제 2 산화막(17)을 300~3000Å의 두께로 적층시킨다. 여기서, 상기 제 2 산화막(17)은 플라즈마 강화 화학기상증착 공정에 의해 적층된 TEOS 산화막이다.Referring to FIG. 3, first, a sacrificial layer is formed on a semiconductor substrate 10, for example, a cell portion 11 of a flash memory as a first region of a P-type single crystal silicon substrate and a peripheral portion 12 of a flash memory as a second region. As an example, the first oxide film 13 is laminated to a thickness of 30 to 150 GPa, the nitride film 15 is laminated to a thickness of 500 to 3000 GPa on the first oxide film 13, and the second oxide film is deposited on the nitride film 15. (17) is laminated to a thickness of 300 ~ 3000Å. Here, the second oxide film 17 is a TEOS oxide film laminated by a plasma enhanced chemical vapor deposition process.

도 4를 참조하면, 이어서, 사진식각공정을 이용하여 상기 반도체 기판(10)의 셀부(11) 상에만 감광막(PR1)의 패턴을 형성시키고 상기 감광막(PR1)의 패턴을 식각 마스크로 이용하여 상기 주변부(12)의 제 2 산화막(17)을 건식 식각시킴으로서 상기 질화막(15)을 노출시킨다. 따라서, 상기 셀부(11)의 절연막은 제 1 산화막(13), 질화막(15) 및 제 2 산화막(17)으로 구성되고, 상기 주변부(12)의 절연막은 제 1 산화막(13)과 질화막(15)으로 구성되므로 상기 셀부(11)의 절연막 총 두께가 상기 주변부(12)의 절연막의 총 두께보다 두껍다.Referring to FIG. 4, a pattern of the photoresist film PR1 is formed only on the cell portion 11 of the semiconductor substrate 10 by using a photolithography process, and the pattern of the photoresist film PR1 is used as an etching mask. The nitride film 15 is exposed by dry etching the second oxide film 17 of the peripheral portion 12. Accordingly, the insulating film of the cell portion 11 is composed of the first oxide film 13, the nitride film 15, and the second oxide film 17, and the insulating film of the peripheral portion 12 includes the first oxide film 13 and the nitride film 15. Since the total thickness of the insulating film of the cell portion 11 is greater than the total thickness of the insulating film of the peripheral portion 12.

도 5를 참조하면, 그런 다음, 도 4의 감광막(PR1)의 패턴을 제거시키고 나서 상기 반도체 기판(10)의 셀부(11)와 주변부(12)의 아이솔레이션 영역에 트렌치를 형성시키기 위해 상기 아이솔레이션 영역을 노출시키는 창을 갖는 감광막(PR2)의 패턴을 상기 셀부(11)와 주변부(12)에 함께 형성시킨다.Referring to FIG. 5, the isolation region is then removed to form a trench in the isolation region of the cell portion 11 and the peripheral portion 12 of the semiconductor substrate 10 after removing the pattern of the photoresist film PR1 of FIG. 4. A pattern of the photosensitive film PR2 having a window exposing the light is formed in the cell portion 11 and the peripheral portion 12 together.

도 6을 참조하면, 이어서, 상기 감광막(PR2)을 식각마스크로 이용하고 이방성 식각 특성을 갖는 건식 식각, 예를 들어 반응성 이온 식각 공정에 의해 상기 셀부(11)의 제 2 산화막(17)과 질화막(15)을 순차적으로 식각시킨다. 이때, 상기 반응성 이온 식각 공정을 산화막이나 질화막과 같은 절연막의 식각 조건에 기준하여 진행시킨다.Referring to FIG. 6, the second oxide film 17 and the nitride film of the cell portion 11 are then subjected to dry etching, for example, reactive ion etching, using the photoresist film PR2 as an etching mask and having anisotropic etching characteristics. Etch (15) sequentially. In this case, the reactive ion etching process is performed based on etching conditions of an insulating film such as an oxide film or a nitride film.

이와 아울러, 상기 주변부(12)에서는 질화막(15) 및 제 1 산화막(13)이 식각되고 또한 상기 반도체 기판(10)이 일부 깊이만큼 식각된다. 이는 상기 셀부(11)의절연막 총 두께가 상기 주변부(12)의 절연막의 총 두께보다 두껍기 때문이다.In addition, in the peripheral portion 12, the nitride film 15 and the first oxide film 13 are etched, and the semiconductor substrate 10 is etched by a partial depth. This is because the total thickness of the insulating film of the cell part 11 is larger than the total thickness of the insulating film of the peripheral part 12.

이후, 상기 반응성 이온 식각 공정을 실리콘의 식각 조건에 기준하여 도 7에 도시된 바와 같이, 상기 셀부(11)의 제 1 트렌치(19a)를 원하는 깊이(D1), 예를 들어 1500~2500Å의 깊이로 식각시킨다. 이때, 상기 주변부(12)의 제 2 트렌치(19b)가 3500Å 정도의 깊이(D2)로 식각된다.Subsequently, as shown in FIG. 7, the reactive ion etching process is performed based on the etching conditions of silicon. The first trench 19a of the cell part 11 may have a desired depth D1, for example, a depth of 1500˜2500 μs. Etch with. At this time, the second trench 19b of the peripheral portion 12 is etched to a depth D2 of about 3500 kPa.

따라서, 본 발명은 상기 제 1, 2 트렌치(19a),(19b)를 동시에 형성하면서 상이한 깊이로 형성시킬 수가 있다.Therefore, in the present invention, the first and second trenches 19a and 19b can be formed at different depths at the same time.

그런 다음, 통상의 공지 기술을 이용하여 상기 제 1, 2 트렌치에 아이솔레이션용 절연막을 매립, 평탄화시킨 다음 상기 셀부와 주변부에 워드라인과 소스/드레인을 형성시키고, 상기 공통 소스를 위한 영역의 제 1 트렌치 내의 절연막을 선택적으로 식각시키고 상기 제 1 트렌치의 노출된 표면에 공통 소스를 위한 불순물을 이온주입시킨다. 설명의 편의상 본 발명의 요지와 관련성이 적으므로 이에 대한 상세한 설명을 생략하기로 한다.Then, the insulating insulating film is buried and planarized in the first and second trenches by using a conventional publicly known technique, and then word lines and sources / drains are formed in the cell portion and the peripheral portion, and the first region of the region for the common source is formed. The insulating film in the trench is selectively etched and ion implanted with impurities for a common source on the exposed surface of the first trench. For the convenience of description, since it is less relevant to the gist of the present invention, a detailed description thereof will be omitted.

따라서, 본 발명은 플래시 메모리를 위한 셀부와 주변부에 상이한 트렌치를 동시에 형성시키므로 트렌치 형성 공정을 단순화시킬 수가 있다. 또한, 상기 셀부의 트렌치를 상기 주변부의 트렌치보다 얕게 형성시키므로 소스 저항을 저감시킬 수가 있다. 그 결과, 플래시 메모리의 프로그램과 리드의 동작을 안정적으로 유지시킬 수가 있다.Therefore, the present invention simultaneously forms different trenches in the cell portion and the peripheral portion for the flash memory, thereby simplifying the trench formation process. In addition, since the trench of the cell portion is formed to be shallower than the trench of the peripheral portion, the source resistance can be reduced. As a result, the operation of the program and read of the flash memory can be maintained stably.

한편, 본 발명은 상기 다층 절연막을 제 1 산화막과 질화막으로 구성할 수 있고, 상기 주변부의 질화막을 일부 두께만큼 식각시킴으로써 상기 주변부의 절연막의 총 두께를 상기 셀부의 절연막의 총 두께보다 얇게 만드는 것도 가능하다. 설명의 편의상 설명의 중복을 피하기 위해 이에 대한 설명을 생략하기로 한다.In the present invention, the multilayer insulating film may be composed of a first oxide film and a nitride film, and the nitride film of the peripheral part may be etched by a partial thickness to make the total thickness of the insulating film of the peripheral part thinner than the total thickness of the insulating film of the cell part. Do. For convenience of description, description thereof will be omitted in order to avoid duplication of description.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 메모리 소자의 제조 방법은 플래시 메모리를 위한 셀부와 주변부의 반도체 기판에 다층 절연막을 적층시킨 후 상기 주변부의 다층 절연막을 일부 두께만큼 식각시킨다. 그런 다음, 동일한 하나의 사진식각공정을 이용하여 상기 셀부와 주변부에 트렌치를 형성한다. 따라서, 셀부의 트렌치가 주변부의 트렌치보다 얕게 형성된다.As described in detail above, in the method of manufacturing a semiconductor memory device according to the present invention, a multilayer insulating film is laminated on a cell portion and a peripheral semiconductor substrate for a flash memory, and the multilayer insulating film is etched by a partial thickness. A trench is then formed in the cell portion and the peripheral portion using the same photolithography process. Thus, the trench in the cell portion is formed shallower than the trench in the peripheral portion.

따라서, 본 발명은 상기 셀부와 상기 주변부의 트렌치를 상이한 깊이로 동시에 형성시키므로 트렌치 형성 공정을 단순화시킬 수가 있다.Accordingly, the present invention can simplify the trench formation process since the trenches of the cell portion and the peripheral portion are simultaneously formed at different depths.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

Claims (7)

반도체 기판의 제 1 영역과 제 2 영역에 다층의 절연막을 형성시키는 단계;Forming a multilayer insulating film in the first region and the second region of the semiconductor substrate; 사진식각공정을 이용하여 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시키는 단계; 및Forming a total thickness of the multilayer insulating film of the second region to be smaller than the total thickness of the multilayer insulating film of the first region using a photolithography process; And 사진식각공정을 이용하여 상기 제 1 영역과 제 2 영역의 아이솔레이션 영역에 상이한 깊이의 제 1, 2 트렌치를 동시에 형성시키는 단계를 포함하는 반도체 메모리 소자의 제조 방법.And simultaneously forming first and second trenches of different depths in the isolation regions of the first region and the second region using a photolithography process. 제 1 항에 있어서, 상기 다층의 절연막을 하측에서 상측으로 가면서 제 1 산화막과 질화막 및 제 2 산화막의 적층 구조로 형성시키는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein the multilayer insulating film is formed in a stacked structure of a first oxide film, a nitride film, and a second oxide film while going from a lower side to an upper side. 제 2 항에 있어서, 상기 제 1 산화막을 30~150Å의 두께로 적층시키고, 상기 질화막을 500~3000Å의 두께로 적층시키고, 상기 제 2 산화막을 300~3000Å의 두께로 적층시키는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.The semiconductor according to claim 2, wherein the first oxide film is laminated to a thickness of 30 to 150 GPa, the nitride film is laminated to a thickness of 500 to 3000 GPa, and the second oxide film is laminated to a thickness of 300 to 3000 GPa. Method of manufacturing a memory device. 제 2 항에 있어서, 상기 제 2 영역의 제 2 산화막을 식각시킴으로써 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시키는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.3. The semiconductor memory device according to claim 2, wherein the total thickness of the multilayer insulating film of the second region is made thinner by etching the second oxide film of the second region than the total thickness of the multilayer insulating film of the first region. Manufacturing method. 제 1 항에 있어서, 상기 다층의 절연막을 하측에서 상측으로 가면서 제 1 산화막과 질화막의 적층 구조로 형성시키는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein the multilayer insulating film is formed in a stacked structure of a first oxide film and a nitride film while going from a lower side to an upper side. 제 5 항에 있어서, 상기 제 2 영역의 질화막을 일부 두께만큼 식각시킴으로써 상기 제 2 영역의 다층 절연막의 총 두께를 상기 제 1 영역의 다층 절연막의 총 두께보다 얇게 형성시키는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.6. The semiconductor memory device according to claim 5, wherein the nitride film of the second region is etched by a partial thickness so that the total thickness of the multilayer insulating film of the second region is made smaller than the total thickness of the multilayer insulating film of the first region. Method of preparation. 제 1 항에 있어서, 상기 제 1 영역을 플래시 메모리의 셀부로, 상기 제 2 영역을 플래시 메모리의 주변부로 구분하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.The method of claim 1, wherein the first region is divided into a cell portion of a flash memory, and the second region is divided into a peripheral portion of a flash memory.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677801B1 (en) * 2003-10-02 2007-02-02 가부시끼가이샤 도시바 Semiconductor memory device and method for manufacturing the same
KR100685630B1 (en) * 2005-02-14 2007-02-22 주식회사 하이닉스반도체 Method of manufacturing a flash memory device
KR100904569B1 (en) * 2006-09-20 2009-06-25 가부시끼가이샤 도시바 Nonvolatile semiconductor memory and manufacturing method thereof
DE102016105255A1 (en) 2016-03-21 2017-09-21 X-Fab Semiconductor Foundries Ag Generation of isolation trenches of different depths in a semiconductor substrate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387540A (en) 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5547893A (en) 1995-12-27 1996-08-20 Vanguard International Semiconductor Corp. method for fabricating an embedded vertical bipolar transistor and a memory cell
TW452834B (en) * 1999-03-18 2001-09-01 Toshiba Corp Nonvolatile semiconductor memory device and manufacture thereof
KR100333057B1 (en) * 2000-07-11 2002-04-22 윤종용 Method for manufacturing non-volatile memory device with two or more tunnel oxides having different thickness

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677801B1 (en) * 2003-10-02 2007-02-02 가부시끼가이샤 도시바 Semiconductor memory device and method for manufacturing the same
KR100685630B1 (en) * 2005-02-14 2007-02-22 주식회사 하이닉스반도체 Method of manufacturing a flash memory device
KR100904569B1 (en) * 2006-09-20 2009-06-25 가부시끼가이샤 도시바 Nonvolatile semiconductor memory and manufacturing method thereof
DE102016105255A1 (en) 2016-03-21 2017-09-21 X-Fab Semiconductor Foundries Ag Generation of isolation trenches of different depths in a semiconductor substrate
DE102016105255B4 (en) 2016-03-21 2020-06-18 X-Fab Semiconductor Foundries Ag Method for producing isolation trenches of different depths in a semiconductor substrate

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