KR20030056666A - Method for providing a stacked gate flash memory cell in a semiconductor manufacturing process - Google Patents
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Abstract
Description
적층형 게이트 플래시 메모리 셀 제조 기술에 관한 것으로, 특히, 부유 게이트(floating gate)와 제어 게이트(control gate)간에 형성되는 캐패시터의 표면적을 증가시키는데 적합한 적층형 게이트 플래시 메모리 셀 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a stacked gate flash memory cell manufacturing technology, and more particularly, to a method for manufacturing a stacked gate flash memory cell suitable for increasing the surface area of a capacitor formed between a floating gate and a control gate.
일반적으로, 플래시 메모리는 도 1g에 도시한 바와 같이, 부유 게이트(3)(7)와 제어 게이트(11)라는 2개의 게이트를 지니고 있는데, 이 부유 게이트(3)(7)와 제어 게이트(11)는 유전막(통상, ONO)(10)에 의해 분리되어 있으며, 또한, 부유 게이터(3)(7)와 실리콘 기판(1)은 터널링 산화막(2)에 의해 분리된다.In general, a flash memory has two gates, a floating gate (3) 7 and a control gate 11, as shown in Fig. 1G, which is a floating gate (3) (7) and a control gate (11). ) Is separated by a dielectric film (typically ONO) 10, and the floating gate 3 and 7 and the silicon substrate 1 are separated by a tunneling oxide film 2.
이러한 플래시 메모리의 데이터 저장은 통상 부유 게이트(3)(7)에 전자 또는 정공을 집어넣거나 소거함으로써 구현된다. 즉, 부유 게이트(3)(7)는 터널링 산화막(2)과 유전막(10)에 의해 완전히 격리되어 있으므로 일단 부유 게이트(3)(7)에 들어온 전자 혹은 정공은, 전원이 공급되지 않는 경우에도 부유 게이트(3)(7)를 빠져 나가지 못함으로써 데이터가 소실되지 않는 것이다.Data storage in such flash memories is typically implemented by inserting or erasing electrons or holes in the floating gate 3 (7). That is, since the floating gates 3 and 7 are completely isolated by the tunneling oxide film 2 and the dielectric film 10, electrons or holes once entering the floating gates 3 and 7 are not supplied with power. Data cannot be lost by failing to exit the floating gate (3) (7).
한편, 데이터의 기록 또는 소거를 위해서는 외부에서 접근 가능한 단자, 즉, 제어 게이트(11)와 정션 혹은 기판에 인가한 바이어스가 부유 게이트(3)(7)에 유도되어 터널링 산화막(2) 양단에서 높은 전계가 형성될 수 있어야 한다.On the other hand, for writing or erasing data, a bias applied to an externally accessible terminal, that is, the control gate 11 and the junction or the substrate, is induced to the floating gates 3 and 7 and is high across the tunneling oxide film 2. An electric field must be able to form.
제어 게이트(11)와 정션 혹은 기판에 인가한 전압이 부유 게이트(3)(7)에 유도되는 비율을 커플링 비(Coupling Ratio : CR)라 하며, 커플링 비가 클수록 셀에 대한 프로그램과 소거 동작 효율이 증가하며, 외부에서 인가해야 하는 전압은 낮아질 수가 있다.The ratio at which the voltage applied to the control gate 11 and the junction or the substrate is induced to the floating gate 3 and 7 is called a coupling ratio (CR). The efficiency is increased and the voltage to be applied from the outside can be lowered.
한편, 이 커플링 비는 터널링 산화막(2)이 형성하는 정전 용량과 유전막(10)이 형성하는 정전 용량의 비에 의해서 규정된다. 즉, 터널링 산화막(2)이 형성하는 정전 용량을 CTUN이라 하고, 유전막(10)이 형성하는 정전 용량을 CONO라 하면, 커플링 비, CR은 다음 수학식 1과 같이 표현될 수 있다.On the other hand, this coupling ratio is defined by the ratio of the capacitance formed by the tunneling oxide film 2 and the capacitance formed by the dielectric film 10. That is, when the capacitance formed by the tunneling oxide film 2 is referred to as C TUN , and the capacitance formed by the dielectric film 10 is referred to as C ONO , the coupling ratio and CR may be expressed by Equation 1 below.
수학식 1에 나타난 바와 같이, 높은 커플링 비를 얻기 위해서는 CTUN에 비해 CONO의 값이 상대적으로 커져야 한다. 정전 용량의 값을 결정하는 요소는 유전율, 유전막의 두께 그리고 캐패시터의 면적이다.As shown in Equation 1, in order to obtain a high coupling ratio, the value of CONO must be relatively larger than that of CTUN. Factors that determine the value of capacitance are dielectric constant, thickness of the dielectric film and area of the capacitor.
일반적인 플래시 메모리 공정에서 터널링 산화막(2)의 두께는 80 내지 120Å정도이며, 유전막(10)의 두께는 150 내지 300Å이므로, 동일한 면적에서는 CONO가 CTUN보다 작게되어 플래시 메모리 동작에 필요한 커플링 비를 얻기가 곤란해진다.In the general flash memory process, the thickness of the tunneling oxide film 2 is about 80 to 120 microns and the thickness of the dielectric film 10 is about 150 to 300 microns. Becomes difficult.
따라서, 커플링 비를 증가시키기 위하여 부유 게이트(3)(7)의 표면적을 증가시키는 공정 기법이 제시되었다.Thus, a process technique for increasing the surface area of the floating gates 3 and 7 has been proposed to increase the coupling ratio.
도 1a 내지 도 1g는 이러한 부유 게이트의 표면적을 증가시키기 위한 플래시 메모리 셀 제조 과정을 도시한 공정 단면도이다.1A to 1G are cross-sectional views illustrating a flash memory cell fabrication process for increasing the surface area of such floating gates.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(1) 위에 터널링 산화막(2)을 증착한 후, 폴리실리콘으로 이루어진 제 1 부유 게이트(3)를 증착한다. 그리고, 다시 이 위에 STI 공정 진행을 위해 필요한 제 1 마스킹 재료(4)를 증착한다. 통상, 마스킹 재료로는 질화막이 사용된다.First, as shown in FIG. 1A, after the tunneling oxide film 2 is deposited on the silicon substrate 1, the first floating gate 3 made of polysilicon is deposited. Then, the first masking material 4 required for the STI process is deposited again. Usually, a nitride film is used as a masking material.
도 1b에서는 포토리소그라피 공정과 식각 공정을 사용하여 필드 산화막 영역(5)의 제 1 마스킹 재료(4), 제 1 부유 게이트(3), 터널링 산화막(2), 그리고 실리콘 기판(1)을 식각한다.In FIG. 1B, the first masking material 4, the first floating gate 3, the tunneling oxide film 2, and the silicon substrate 1 of the field oxide film region 5 are etched using a photolithography process and an etching process. .
도 1c에서는 필드 산화막용 막을 증착하고, CMP(Chemical Mechanical Polishing) 공정을 진행하여 필드 산화막이 식각된 STI 영역(6)에만 남도록 한다.In FIG. 1C, a field oxide film is deposited and a chemical mechanical polishing (CMP) process is performed so that the field oxide film remains only in the etched STI region 6.
그런 다음, STI 필드 산화막을 부유 게이트(3)의 높이와 비슷할 때까지 식각한 후, 마스킹 재료(4)를 제거한다. 그리고, 제 2 부유 게이트(7)를 증착하여 제 1 부유 게이트(3)와 연결되도록 하고, 그 위에 제 2 마스킹 재료(8)를 증착한 후 패터닝을 실시한다. 이러한 결과는 도 1d에 도시되어 있다.The STI field oxide is then etched until it is close to the height of the floating gate 3 and then the masking material 4 is removed. Then, the second floating gate 7 is deposited to be connected to the first floating gate 3, and the second masking material 8 is deposited thereon, followed by patterning. This result is shown in FIG. 1D.
도 1e에서는 제 3 마스킹 재료(9)를 증착하고, 이방성 식각 공정으로 스페이서를 형성한다.In FIG. 1E, a third masking material 9 is deposited and spacers are formed by an anisotropic etching process.
도 1f에서는 제 2 마스킹 재료(8)와 제 3 마스킹 재료(9)를 하드 마스크로 하여 제 2 부유 게이트(9)를 식각한 다음, 제 2 마스킹 재료(8)와 제 3 마스킹 재료(9)를 각각 제거한다.In FIG. 1F, the second floating gate 9 is etched using the second masking material 8 and the third masking material 9 as a hard mask, and then the second masking material 8 and the third masking material 9 are etched. Remove each of them.
끝으로, 도 1g에서는 유전막(10)과 폴리실리콘으로 이루어진 제어 게이트(11)를 증착한다.Finally, in FIG. 1G, a control gate 11 made of a dielectric film 10 and polysilicon is deposited.
이와 같이, 종래의 기술에서는 부유 게이트의 표면적을 증가시키기 위해서, 필드 산화막 위에서의 부유 게이트 길이를 증가시켰고, 이로 인한 메모리 셀 크기의 증가를 최소화하기 위해, 하드 마스크 공정을 이용하여 부유 게이트간의 공간을 최소화하였다. 이 결과, 부유 게이트의 면적은 터널링 산화막 면적에 비해서 한 셀당 2(L+h)만큼 커지게 된다는 문제가 발생하게 되었다.As described above, in the related art, in order to increase the surface area of the floating gate, the floating gate length on the field oxide layer is increased, and in order to minimize the increase of the memory cell size, the space between the floating gates is formed by using a hard mask process. Minimized. As a result, a problem arises in that the area of the floating gate becomes larger by 2 (L + h) per cell than the area of the tunneling oxide film.
또한, 종래의 플래시 메모리 셀 제조 방법에서는, 필드 산화막 위에서의 부유 게이트 길이를 증가시키기 위해, 포토리소그라피 및 식각 공정, 하드 마스크 막 증착 공정 등 다수의 공정이 필수적으로 수반되는 바, 전체 공정 비용이 상승할 수밖에 없다는 문제가 제기되었다.In addition, in the conventional flash memory cell manufacturing method, in order to increase the floating gate length on the field oxide film, many processes such as a photolithography and etching process and a hard mask film deposition process are necessarily accompanied, and thus the overall process cost increases. The question was raised that there was no choice but to do it.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 별도의 마스크 공정 없이 필드 산화막 위에서의 부유 게이트 산화막 길이를 작게 하면서 부유 게이트와 제어 게이트간에 형성되는 캐패시터의 표면적을 증가시켜 메모리 셀 크기를 줄이고 공정을 간소화하며 저비용/고수율의 소자 제조를 구현하도록 한 적층형 게이트 플래시 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and reduces the memory cell size by increasing the surface area of the capacitor formed between the floating gate and the control gate while reducing the length of the floating gate oxide film on the field oxide film without a separate mask process. It is an object of the present invention to provide a method for fabricating a stacked gate flash memory cell that simplifies the performance and enables low cost / high yield device fabrication.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 제조 공정에서의 플래시 메모리 셀 제조 방법에 있어서, 실리콘 기판 상에 터널링 산화막과 제 1 부유 게이트용 폴리실리콘을 증착하는 단계와; 제 1 부유 게이트용 폴리실리콘 상에 마스킹 재료를 증착한 후 패터닝하는 단계와; 마스킹 재료, 제 1 부유 게이트용 폴리실리콘, 상기 터널링 산화막, 실리콘 기판을 식각한 후, 필드 산화막을 증착하는 단계와; CMP 공정을 진행하여 필드 산화막이 식각된 STI 영역에만 남도록 하는 단계와; 필드 산화막을 식각함으로써 필드 산화막을 제 1 부유 게이트용 폴리실리콘 높이의중간 높이까지 후퇴시켜 제 1 부유 게이트용 폴리실리콘의 측벽이 노출되게 하는 단계와; 제 1 부유 게이트용 폴리실리콘 상에 제 2 부유 게이트용 폴리실리콘을 증착하여 제 1 부유 게이트용 폴리실리콘과 제 2 부유 게이트용 폴리실리콘이 상호 연결되도록 하는 단계와; 제 2 부유 게이트용 폴리실리콘을 이방성 식각 공정에 의해 스페이서 형태로 형성하는 단계와; 마스킹 재료를 제거하는 단계와; 제 1 및 제 2 부유 게이트용 폴리실리콘 상에 유전막과 제어 게이트용 폴리실리콘을 각각 순차 증착하는 단계를 포함하는 것을 특징으로 하는 적층형 게이트 플래시 메모리 셀 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a flash memory cell in a semiconductor manufacturing process, comprising: depositing a tunneling oxide film and a polysilicon for a first floating gate on a silicon substrate; Depositing and patterning a masking material on the polysilicon for the first floating gate; Etching a masking material, a polysilicon for a first floating gate, the tunneling oxide film, and a silicon substrate, and then depositing a field oxide film; Performing a CMP process so that the field oxide film remains only in the etched STI region; Etching the field oxide film to retract the field oxide film to a middle height of the polysilicon height for the first floating gate to expose sidewalls of the polysilicon for the first floating gate; Depositing polysilicon for the second floating gate on the polysilicon for the first floating gate such that the first floating gate polysilicon and the second floating gate polysilicon are interconnected; Forming a polysilicon for the second floating gate in the form of a spacer by an anisotropic etching process; Removing the masking material; And sequentially depositing a dielectric film and a control gate polysilicon on the first and second floating gate polysilicon, respectively.
도 1a 내지 도 1g는 종래의 적층형 게이트 플래시 메모리 셀 제조 과정을 도시한 공정 단면도,1A to 1G are cross-sectional views illustrating a conventional stacked gate flash memory cell manufacturing process;
도 2a 내지 도 2e는 본 발명에 따른 적층형 게이트 플래시 메모리 셀 제조 과정을 도시한 공정 단면도.2A through 2E are cross-sectional views illustrating a process of fabricating a stacked gate flash memory cell according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 기판1: substrate
2 : 터널링 산화막2: tunneling oxide film
3, 7 : 부유 게이트3, 7: floating gate
4, 8, 9 : 마스킹 재료4, 8, 9: masking material
5 : 필드 산화막 영역5: field oxide region
6 : STI6: STI
10 : 유전막10: dielectric film
11 : 제어 게이트11: control gate
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
설명에 앞서, 본 발명의 핵심 기술 요지는 부유 게이트를 패터닝하기 위한 별도의 마스크 공정 없이도 필드 산화막 위에서의 부유 게이트 산화막 길이를 종래의 기술보다 작게 하면서 동일 수준의 부유 게이트 표면적을 확보한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.Prior to the description, the key technical gist of the present invention is to secure the same level of floating gate surface area while keeping the floating gate oxide film length over the field oxide film smaller than that of the prior art without a separate masking process for patterning the floating gate. From the spirit it will be easy to achieve the object of the present invention.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 적층형 게이트 플래시 메모리 셀 제조 과정을 도시한 공정 단면도이다.2A through 2E are cross-sectional views illustrating a process of manufacturing a stacked gate flash memory cell according to a preferred embodiment of the present invention.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(1) 상에 터널링 산화막(2)과 제 1 부유 게이트(3), 그리고 마스킹 재료(4)를 각각 증착한 후, STI 공정을 진행한다. 이러한 도 2a의 과정은 종래의 과정과 동일한 바, 구체적인 공정 설명은 생략하기로 한다.First, as shown in FIG. 2A, the tunneling oxide film 2, the first floating gate 3, and the masking material 4 are deposited on the silicon substrate 1, and then the STI process is performed. The process of Figure 2a is the same as the conventional process, a detailed description of the process will be omitted.
이러한 STI CMP 공정이 완료된 후, 식각 공정을 통하여 STI 필드 산화막을 제 1 부유 게이트(3) 높이의 중간 높이까지 후퇴시켜서 제 1 부유 게이트(3)의 측벽이 노출되게 한다. 이후, 제 2 부유 게이트(7)를 증착하여 제 1 부유 게이트(3)와 제 2 부유 게이트(7)가 상호 연결되도록 한다. 이러한 결과는 도 2b에 도시한 바와 같다.After the STI CMP process is completed, the STI field oxide film is retracted to an intermediate height of the height of the first floating gate 3 through an etching process so that the sidewall of the first floating gate 3 is exposed. Thereafter, the second floating gate 7 is deposited so that the first floating gate 3 and the second floating gate 7 are interconnected. This result is as shown in Fig. 2b.
이후, 도 2c에서는 제 2 부유 게이트(7)를 이방성 식각 공정에 의해 스페이서 형태로 형성한다.Then, in FIG. 2C, the second floating gate 7 is formed in a spacer form by an anisotropic etching process.
도 2d에서는 상술한 마스킹 재료(4)를 제거하여 제 1 부유 게이트(3)와 제 2 부유 게이트(7)가 상호 연결되어 완성되는 최종 부유 게이트를 구현한다. 이때, 도 2d에 도시한 바와 같이, 제 2 부유 게이트(7)는 제 1 부유 게이트(3)보다 위쪽으로 돌출된 형태를 지니는 것을 특징으로 한다.In FIG. 2D, the masking material 4 described above is removed to implement a final floating gate in which the first floating gate 3 and the second floating gate 7 are interconnected and completed. In this case, as shown in FIG. 2D, the second floating gate 7 may have a shape protruding upward from the first floating gate 3.
끝으로, 도 2e에서는, 이러한 부유 게이트(3)(7) 상에 유전막(10)을 증착한 후, 증착된 유전막(10) 상에 제어 게이트용 폴리실리콘(11)을 증착함으로써 본 제조 공정을 종료한다.Finally, in FIG. 2E, the present fabrication process is performed by depositing the dielectric film 10 on the floating gates 3 and 7 and then depositing the polysilicon 11 for the control gate on the deposited dielectric film 10. Quit.
즉, 본 발명에 의한 적층형 게이트 플래시 메모리 셀 제조 방법에서는, 제 2 부유 게이트(7)가 제 1 부유 게이트(3)보다 위쪽으로 돌출된 형태를 지니게 되는 바, 제 2 부유 게이트(7)의 측벽(h1, h2) 부분의 표면적이 증가하여 이 증가된 크기만큼 필드 산화막 상의 부유 게이트 길이(L)가 감소됨을 알 수 있을 것이다. 즉,본 발명은 부유 게이트의 길이를 작게 하면서 그 표면적은 동일한 수준으로 유지시키는 바, 궁극적으로 메모리 셀의 크기를 줄일 수 있는 것이다.That is, in the method of manufacturing a stacked gate flash memory cell according to the present invention, the second floating gate 7 is formed to protrude upward from the first floating gate 3, so that the sidewall of the second floating gate 7 is formed. It can be seen that the surface area of the (h1, h2) portion is increased so that the floating gate length L on the field oxide film is reduced by this increased size. That is, the present invention keeps the surface area at the same level while reducing the length of the floating gate, which can ultimately reduce the size of the memory cell.
또한, 본 발명에 의한 적층형 게이트 플래시 메모리 셀 제조 방법에서는, 종래의 마스크 공정, 즉, 제 2 마스킹 재료 및 제 3 마스킹 재료를 증착하여 패터닝하는 공정이 삭제된다는 사실을 용이하게 알 수 있을 것이다.Further, it will be readily appreciated that in the method of manufacturing a stacked gate flash memory cell according to the present invention, the conventional mask process, that is, the process of depositing and patterning the second masking material and the third masking material, is eliminated.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.As mentioned above, although this invention was concretely demonstrated based on the Example, this invention is not limited to this Example, Of course, various changes are possible within the range which does not deviate from the summary.
따라서, 본 발명은 메모리 셀 크기를 줄이고 공정을 간소화할 수 있는 바, 저비용/고수율의 소자 제조를 구현할 수 있다.Therefore, the present invention can reduce the memory cell size and simplify the process, thereby realizing low cost / high yield device fabrication.
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| KR1020010086944A KR20030056666A (en) | 2001-12-28 | 2001-12-28 | Method for providing a stacked gate flash memory cell in a semiconductor manufacturing process |
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2001
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