KR100480806B1 - Flash memory and method for fabricating the same - Google Patents
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Abstract
본 발명은 플래시 메모리의 플로우팅 게이트를 실린더 타입으로 형성하여 커플링값을 높일 수 있도록한 플래시 메모리 및 그의 제조 방법에 관한 것으로, 그 구조는 반도체 기판의 활성 영역상에 형성되는 하부층과 상기 하부층상에 수직한 벽 형태로 패터닝되는 상부층으로 구성된 실린더 형태의 플로우팅 게이트;상기 플로우팅 게이트와 반도체 기판의 사이에 형성되는 터널링 산화막;상기 플로우팅 게이트상에 형성되는 유전체층;상기 유전체층상에 형성되는 콘트롤 게이트를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory in which a floating gate of a flash memory is formed in a cylinder type so that a coupling value can be increased, and a structure thereof includes a lower layer formed on an active region of a semiconductor substrate and A floating gate having a cylindrical shape formed of an upper layer patterned in a vertical wall shape; a tunneling oxide film formed between the floating gate and the semiconductor substrate; a dielectric layer formed on the floating gate; a control gate formed on the dielectric layer It includes.
Description
본 발명은 플래시 메모리에 관한 것으로, 특히 플로우팅 게이트를 실린더 타입으로 형성하여 커플링값을 높일 수 있도록한 플래시 메모리 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory, and more particularly, to a flash memory and a method of manufacturing the same, in which a floating gate is formed in a cylinder type to increase a coupling value.
일반적인 플래시 메모리에서 플로팅 게이트(Floating Gate)와 콘트롤 게이트(Control Gate)간의 커플링 물질(coupling material)로 ONO(Oxide-Nitride-Oxide)가 사용되고 있다.In general flash memory, an oxide-nitride-oxide (ONO) is used as a coupling material between a floating gate and a control gate.
그의 구조는 폴로팅 게이트와 콘트롤 게이트간에 거의 스택 형태를 이용한다. 또한 일부 플로팅 게이트의 측벽까지도 이용하여 커플링비를 높이고 있다.Its structure uses almost a stack between the floating gate and the control gate. Coupling ratios are also increased by using the sidewalls of some floating gates.
이하, 첨부된 도면을 참고하여 종래 기술의 플래시 메모리에 관하여 설명하면 다음과 같다.Hereinafter, a flash memory according to the related art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 플래시 메모리의 구조 단면도이다.1 is a structural cross-sectional view of a flash memory of the prior art.
종래 기술의 플래시 메모리는 반도체 기판(11)의 소자격리 영역에 셀간 격리를 위하여 형성되는 소자 격리층(12)과, 상기 소자 격리층(12)에 의해 정의되는 활성 영역상에 형성되는 섬모양으로 패터닝된 평판형의 플로우팅 게이트(14)와, 상기 플로우팅 게이트(14)와 반도체 기판(11)의 사이에 형성되는 터널링 산화막(13)과, 상기 플로우팅 게이트(14)상에 형성되는 ONO 구조의 유전체층(15)과, 상기 유전체층(15)상에 형성되는 콘트롤 게이트(16)를 포함한다.The flash memory of the prior art has an element isolation layer 12 formed for isolation between cells in an element isolation region of the semiconductor substrate 11 and an island shape formed on an active region defined by the element isolation layer 12. A patterned flat floating gate 14, a tunneling oxide film 13 formed between the floating gate 14 and the semiconductor substrate 11, and an ONO formed on the floating gate 14. A dielectric layer 15 having a structure and a control gate 16 formed on the dielectric layer 15.
이와 같은 종래 기술의 플래시 메모리는 디바이스의 크기가 다운 축소(down shrink)되면서 충분한 커패시턴스값을 확보하기가 어렵다.Such a prior art flash memory is difficult to secure sufficient capacitance value as the size of the device down shrinks.
따라서, 플래시 메모리에서도 Ta2O5와 같은 고유전 물질이 요구되고 있다.Therefore, high dielectric materials such as Ta 2 O 5 are required in flash memories.
그러나 이와 같은 종래 기술의 플래시 메모리에 있어서는 다음과 같은 문제가 있다.However, such a flash memory of the prior art has the following problems.
플로우팅 게이트가 평판형으로 형성되어 셀 커패시턴스를 충분히 확보하기가 어렵다. 이는 소자의 데이터 저장 특성의 안정성 측면에서 불리하다.The floating gate is formed in a flat plate shape, and thus it is difficult to sufficiently secure cell capacitance. This is disadvantageous in terms of the stability of the data storage properties of the device.
본 발명은 이와 같은 종래 기술의 플래시 메모리의 문제를 해결하기 위한 것으로, 플로우팅 게이트를 실린더 타입으로 형성하여 커플링값을 높일 수 있도록한 플래시 메모리 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem of the flash memory of the prior art, and an object thereof is to provide a flash memory and a method of manufacturing the floating gate having a cylinder type to increase the coupling value.
이와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리는 반도체 기판의 활성 영역상에 형성되는 하부층과 상기 하부층상에 수직한 벽 형태로 패터닝되는 상부층으로 구성된 실린더 형태의 플로우팅 게이트;상기 플로우팅 게이트와 반도체 기판의 사이에 형성되는 터널링 산화막;상기 플로우팅 게이트상에 형성되는 유전체층;상기 유전체층상에 형성되는 콘트롤 게이트를 포함하는 것을 특징으로 하고, 본 발명에 따른 플래시 메모리의 제조 방법은 반도체 기판상에 터널링 산화막을 형성하는 단계;상기 터널링 산화막상에 제 1 폴리 실리콘층을 형성하고 선택적으로 패터닝한후 제 1 폴리 실리콘이 제거된 부분에 제 1 절연층을 채우는 단계;전면에 제 2 절연층을 형성하고 선택적으로 식각하여 기둥층 형태를 갖도록 패터닝하여 플로우팅 게이트 패턴층을 형성하는 단계;상기 플로우팅 게이트 패턴층을 포함하는 전면에 제 2 폴리 실리콘층을 형성하고 상기 플로우팅 게이트 패턴층의 상부 표면이 노출되도록 선택적으로 제거하여 셀간 격리가 이루어진 플로우팅 게이트를 형성하는 단계;상기 플로우팅 게이트의 표면에 유전층을 형성한후 유전층상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.Flash memory according to the present invention for achieving the above object is a cylindrical floating gate consisting of a lower layer formed on the active region of the semiconductor substrate and an upper layer patterned in the form of a wall perpendicular to the lower layer; And a tunneling oxide layer formed between the semiconductor substrate and the semiconductor substrate; a dielectric layer formed on the floating gate; and a control gate formed on the dielectric layer. Forming a first polysilicon layer on the tunneling oxide layer and selectively patterning the first polysilicon layer; and filling a first insulating layer on a portion where the first polysilicon has been removed; Floating gay by forming and selectively etching to pattern to form columnar layer Forming a pattern layer; Forming a second polysilicon layer on the front surface including the floating gate pattern layer and selectively removed to expose the upper surface of the floating gate pattern layer to remove the floating gate is inter-cell isolation And forming a control gate on the dielectric layer after forming the dielectric layer on the surface of the floating gate.
이하, 첨부된 도면을 참고하여 본 발명에 따른 플래시 메모리 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a flash memory and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2d는 본 발명에 따른 플래시 메모리의 공정 단면도이고,도 3a와 도 3b는 플로우팅 게이트의 형태에 따른 레이 아웃도이다.2A to 2D are cross-sectional views of a flash memory according to the present invention, and FIGS. 3A and 3B are layout views according to the shape of a floating gate.
본 발명은 플래시 메모리의 플로우팅 게이트, 콘트롤 게이트간의 커패시턴스 값을 증가시키기 위해 플로팅 게이트를 두 번의 폴리 실리콘 증착을 통해서 이루어지게 되는데, 두 번째 폴리 실리콘의 증착전에 첫 번째 폴리 실리콘 위의 산화막을 마스크 적용하여 식각하여 트렌치 타입으로 형성한다.In the present invention, the floating gate is formed through two polysilicon depositions to increase the capacitance value between the floating gate and the control gate of the flash memory. The oxide film on the first polysilicon is masked before the second polysilicon is deposited. By etching to form a trench type.
이후, 두 번째 폴리 실리콘을 증착하고 CMP를 하여 셀간 격리된 실린더 타입의 플로팅 게이트를 만들어 표면적을 증가시킨다.After that, a second polysilicon is deposited and CMP is used to create a floating cell type cylinder-type isolated gate to increase the surface area.
그 구조는 반도체 기판(21)의 소자격리 영역에 셀간 격리를 위하여 형성되는 소자 격리층(22)과, 상기 소자 격리층(22)에 의해 정의되는 활성 영역상에 형성되고 섬모양 또는 라인 형태으로 패터닝되는 하부층과 콘트롤 게이트(30)와 오버랩되는 부분에만 남도록 수직한 벽 형태로 패터닝되는 상부층으로 구성된 실린더형의 플로우팅 게이트(28)와, 상기 플로우팅 게이트(28)와 반도체 기판(21)의 사이에 형성되는 터널링 산화막(23)과, 상기 플로우팅 게이트(28)상에 형성되는 유전체층(29)과, 상기 유전체층(29)상에 형성되는 콘트롤 게이트(30)를 포함한다.The structure is formed on the device isolation layer 22 formed in the device isolation region of the semiconductor substrate 21 for inter-cell isolation, and on the active region defined by the device isolation layer 22 and formed in an island or line shape. A cylindrical floating gate 28 having a patterned lower layer and an upper layer patterned in a vertical wall shape so that only the portion overlaps with the control gate 30, and the floating gate 28 and the semiconductor substrate 21 And a tunneling oxide film 23 formed therebetween, a dielectric layer 29 formed on the floating gate 28, and a control gate 30 formed on the dielectric layer 29.
여기서, 유전체층(29)은 ONO 또는 Ta2O3, Al2O3 등의 고유전 물질로 형성된다.Here, the dielectric layer 29 is formed of a high dielectric material such as ONO or Ta 2 O 3 , Al 2 O 3 .
본 발명에서는 플래시 메모리에서의 플로팅 게이트와 콘트롤 게이트간의 절연막의 커플링비를 높이기 위해 다음과 같은 절차로 공정을 진행한다.In the present invention, in order to increase the coupling ratio of the insulating film between the floating gate and the control gate in the flash memory, the process is performed as follows.
도 2a에서와 같이, STI(Shallow Trench Isolation) 공정으로 소자 격리층(22)이 형성된 반도체 기판(21)상에 터널링 산화막(23)을 형성한다.As shown in FIG. 2A, the tunneling oxide layer 23 is formed on the semiconductor substrate 21 on which the device isolation layer 22 is formed by a shallow trench isolation (STI) process.
그리고 상기 터널링 산화막(23)상에 제 1 폴리 실리콘층(24)을 형성하고 선택적으로 패터닝한다.A first polysilicon layer 24 is formed on the tunneling oxide layer 23 and selectively patterned.
이어, 상기 패터닝된 제 1 폴리 실리콘층(24)을 포함하는 전면에 제 1 절연층(25)을 형성하고 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다.Subsequently, a first insulating layer 25 is formed on the entire surface including the patterned first polysilicon layer 24 and planarized by a chemical mechanical polishing (CMP) process.
그리고 상기 평탄화된 제 1 절연층(25) 및 패터닝되어진 제 1 폴리 실리콘층(24)을 포함하는 전면에 제 2 절연층(26)을 형성한다.A second insulating layer 26 is formed on the entire surface including the planarized first insulating layer 25 and the patterned first polysilicon layer 24.
여기서, 제 2 절연층(26)은 산화막으로 형성하고 이 두께에 의해 후속 공정으로 형성되는 플로우팅 게이트의 실린더 높이가 결정된다.Here, the second insulating layer 26 is formed of an oxide film, and the thickness of the cylinder of the floating gate to be formed in a subsequent process is determined by this thickness.
이어, 도 2b에서와 같이, 상기 제 2 절연층(26)을 선택적으로 식각하여 기둥층 형태로 남겨 플로우팅 게이트 패턴층(26a)을 형성한다.Subsequently, as shown in FIG. 2B, the second insulating layer 26 is selectively etched to form a floating gate pattern layer 26a in the form of a pillar layer.
그리고 도 2c에서와 같이, 상기 플로우팅 게이트 패턴층(26a)을 포함하는 전면에 제 2 폴리 실리콘층(27)을 형성한다.As shown in FIG. 2C, the second polysilicon layer 27 is formed on the entire surface including the floating gate pattern layer 26a.
이어, 도 2d에서와 같이, 상기 제 2 폴리 실리콘층(27)을 에치백 또는 CMP 공정으로 플로우팅 게이트 패턴층(26a)이 노출되도록 패터닝하여 실린더 구조의 플로우팅 게이트(28)를 형성한다.Subsequently, as shown in FIG. 2D, the second polysilicon layer 27 is patterned to expose the floating gate pattern layer 26a by an etch back or CMP process to form a floating gate 28 having a cylindrical structure.
이와 같은 CMP 또는 에치백 공정으로 셀간 격리가 이루어지고, CMP 공정을 진행하기 전에 포토레지스트 또는 산화막을 채운 후에 CMP 공정을 진행할 수도 있다.The cell-to-cell isolation is performed by such a CMP or etch back process, and the CMP process may be performed after filling the photoresist or oxide film before the CMP process.
그리고 상기 플로우팅 게이트(28)상에 ONO 또는 Ta2O3, Al2O3 등의 고유전 물질을 사용하여 유전체층(29)을 형성한다.The dielectric layer 29 is formed on the floating gate 28 using high dielectric materials such as ONO, Ta 2 O 3 , and Al 2 O 3 .
이어, 상기 유전체층(29)상에 콘트롤 게이트(30)를 형성한다.Subsequently, the control gate 30 is formed on the dielectric layer 29.
이와 같은 공정으로 플로우팅 게이트(28)의 표면적이 증가되어 콘트롤 게이트(30)와의 커플링비를 크게 증가시킬 수 있다.In this manner, the surface area of the floating gate 28 may be increased to greatly increase the coupling ratio with the control gate 30.
그리고 도 3a는 (가)부분에서와 같이 플로우팅 게이트를 형성하기 위한 제 1 폴리 실리콘층(24)을 콘트롤 게이트(32)와 수직한 방향으로 라인 형태로 패터닝하고 제 2 폴리 실리콘층(27)을 콘트롤 게이트(31)와 오버랩되는 부분(32)에만 남도록 패터닝한 것이다.3A illustrates a pattern of the first polysilicon layer 24 for forming the floating gate in the form of a line in a direction perpendicular to the control gate 32 and the second polysilicon layer 27 as in part (a). Is patterned so that only the portion 32 overlapping with the control gate 31 remains.
그리고 도 3b는 (가)부분이 플로우팅 게이트를 형성하기 위한 제 1 폴리 실리콘층(24)이 형성되는 부분이 콘트롤 게이트(31)와 오버랩되는 부분(32)에만 남도록 섬 모양으로 패터닝한 것이다.FIG. 3B is patterned in an island shape so that the portion (a) of the first polysilicon layer 24 for forming the floating gate remains only in the portion 32 overlapping the control gate 31.
이와 같은 본 발명의 플래시 메모리 및 그의 제조 방법은 다음과 같은 효과가 있다.Such a flash memory of the present invention and a manufacturing method thereof have the following effects.
플로우팅 게이트를 표면적으로 증가시킬 수 있도록 실린더 형태로 패터닝하여 콘트롤 게이트와의 커플링비를 증가시키는 효과가 있다.Patterning in the form of a cylinder to increase the surface area of the floating gate has an effect of increasing the coupling ratio with the control gate.
이는 소자의 신뢰성을 높이고 저전압 동작이 가능하도록 하는 효과가 있다. This increases the reliability of the device and has the effect of enabling low voltage operation.
도 1은 종래 기술의 플래시 메모리의 구조 단면도1 is a cross-sectional view of a structure of a conventional flash memory
도 2a내지 도 2d는 본 발명에 따른 플래시 메모리의 공정 단면도2A-2D are cross-sectional views of a process of flash memory according to the present invention.
도 3a와 도 3b는 플로우팅 게이트의 형태에 따른 레이 아웃도3A and 3B are layout views according to the shape of the floating gate.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21. 반도체 기판 22. 소자 격리층21. Semiconductor substrate 22. Device isolation layer
23. 터널링 산화막 24. 제 1 폴리 실리콘층23. Tunneling oxide 24. First polysilicon layer
25. 제 1 절연층 26. 제 2 절연층25. First Insulation Layer 26. Second Insulation Layer
27. 제 2 폴리 실리콘층 28. 플로우팅 게이트27. Second Poly Silicon Layer 28. Floating Gate
29. 유전체층 30. 콘트롤 게이트29. Dielectric layer 30. Control gate
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |