KR100289490B1 - Method of forming semiconductor device having stepped insulating film - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims abstract description 76
- 239000012535 impurity Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 21
- 238000002513 implantation Methods 0.000 claims abstract description 18
- 238000000059 patterning Methods 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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Abstract
본 발명은 반도체 기판의 제 1 영역과 제 2 영역에 각기 다른 게이트 절연막 두께를 가지는 반도체 장치의 형성 방법에 관한 것으로서, 특히 그 방법은 상기 기판 전면에 제 1 게이트 절연막 및 제 1 도전층을 순차적으로 적층하는 단계와, 상기 제 1 활성 영역에 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 이후 불순물 주입 영역이 형성될 제 1 활성 영역과 제 2 활성 영역의 게이트 절연막을 제거하는 단계와, 상기 스페이서를 제외한 제 1 활성 영역과 제 2 활성 영역 상부면에 각각 상기 제 1 게이트 절연막과 소정 두께차를 가지는 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계를 포함한다. 따라서, 제 2 활성 영역에 게이트 절연막 형성 또는 이전의 식각 공정시 제 1 활성 영역의 스페이서에 의해 제 1 게이트 절연막이 안정하게 되며 서로 다른 전압이 요구되는 제 1 활성 영역과 제 2 활성 영역에 형성되는 단차성 게이트 절연막의 질을 안정하게 확보하여 디바이스의 신뢰성을 향상시킬 수 있다.The present invention relates to a method of forming a semiconductor device having different gate insulating thicknesses in a first region and a second region of a semiconductor substrate, and in particular, the method sequentially forms a first gate insulating layer and a first conductive layer on the entire surface of the substrate. Stacking, patterning the conductive layer on the first active region to form a gate electrode, forming a spacer on the sidewall of the gate electrode, and then forming a first active region and a first impurity implantation region to be formed. Removing the gate insulating layer of the second active region, and forming a second gate insulating layer and a second conductive layer having a predetermined thickness difference with the first gate insulating layer on upper surfaces of the first active region and the second active region except for the spacer, respectively. Laminating sequentially. Therefore, when the gate insulating layer is formed in the second active region or during the previous etching process, the first gate insulating layer is stabilized by spacers of the first active region and is formed in the first active region and the second active region requiring different voltages. The reliability of the device can be improved by stably securing the quality of the stepped gate insulating film.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 서로 다른 전원 전압이 인가되며 디바이의 신뢰성 및 성능을 위해 서로 다른 두께의 절연막을 가지는 반도체 장치의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a semiconductor device having different insulating layers having different thicknesses for reliability and performance of a device.
최근의 반도체 장치는 멀티미디어 기능의 향상으로 메모리 셀 어레이부와 그 주변 회로부를 원칩화한 반도체 장치를 사용하고 있으며, 각 소자의 성능을 희생하지 않으면서 메모리 셀 어레이부의 고집적성과 주변 회로부의 고속성을 유지할 수 있도록 연구 및 개발을 계속 진행 중에 있다.Recent semiconductor devices use semiconductor devices in which the memory cell array unit and the peripheral circuit unit are one-chip by improving multimedia functions, and maintain high integration and high speed of the peripheral circuit unit without sacrificing the performance of each device. Research and development is ongoing to ensure that.
이러한 반도체 장치는 메모리 셀 어레이부와 주변 회로부에 인가되는 외부 전원 전압이 다르기 때문에 디자인 룰에서 각각의 게이트 절연막의 두께를 다르게 정하고 있다. 예를 들어 DRAM의 셀 어레이부에서는 셀의 축적 전하량을 크게 하기 위해 데이터를 기록 할 때 워드 라인에 어레이 전압과 문턱 전압을 더한 그 이상의 전압을 승압하기 때문에 메모리 셀 어레이부에 해당하는 게이트 절연막은 약 100Å의 두께로 형성한다. 하지만, 0.35㎛ 디자인 룰에 의한 주변 회로부는 승압없이 3.3V의 전원 전압을 게이트 전극에 인가하기 때문에 주변 회로부에 해당하는 게이트 절연막은 고속화 및 우수한 구동 능력을 위해 약 70Å의 두께로 형성한다.Since the semiconductor device has different external power voltages applied to the memory cell array unit and the peripheral circuit unit, the thickness of each gate insulating layer is determined differently in the design rule. For example, the gate insulating film corresponding to the memory cell array unit is weak because the DRAM cell array unit boosts a voltage higher than the word line plus the array voltage and the threshold voltage when data is written to increase the amount of charge accumulated in the cell. It is formed to a thickness of 100Å. However, since the peripheral circuit portion according to the 0.35 탆 design rule applies a power supply voltage of 3.3 V to the gate electrode without boosting, the gate insulating film corresponding to the peripheral circuit portion is formed to a thickness of about 70 kHz for high speed and excellent driving ability.
또한, 로직 회로의 경우에도 서로 다른 전력 공급 전압을 쓰는 칩 간의 인터페이스를 위해 제조 공정 중 서로 다른 두께로 절연막을 형성하는데, 고전압이 인가되거나 출력되는 회로 부분에서는 디바이스의 신뢰성을 이유로 해서 게이트 전극 하부의 절연막 두께를 두껍게 형성하며, 그렇지 않은 회로 부분에서는 디바이의 성능을 위해 게이트 전극 하부의 절연막 두께를 덜 두껍게 형성한다.In addition, in the case of logic circuits, insulating layers are formed to have different thicknesses during the manufacturing process to interface between chips using different power supply voltages. The thickness of the insulating film is made thick, and in other circuit parts, the thickness of the insulating film under the gate electrode is made smaller for the performance of the device.
한편, 위와 같이 서로 다른 두께의 게이트 절연막을 가지고 있는 반도체 장치는 통상의 제조 공정과는 다른 제조 공정이 요구된다. 즉, 기판 전면에 높은 전압과 낮은 전압차에 따른 두께의 게이트 절연막을 성장시킨 후에 높은 전압이 인가되는 제 1 활성 영역을 마스킹하고 낮은 전압이 인가되는 제 2 활성 영역의 게이트 절연막을 전부 식각한다. 그 다음 기판 전면에 낮은 전압이 인가되는 영역에 요구되는 절연막 두께로 게이트 절연막을 형성한다. 이에 따라 제 1 활성 영역에는 두꺼운 게이트 절연막이 형성되는 반면에 제 2 활성 영역에는 얇은 게이트 절연막이 형성되어 두 영역의 게이트 절연막이 단차를 가지게 된다. 여기서, 원하는 게이트 절연막의 단차를 확보하기 위해서는 1차로 형성되는 게이트 절연막의 두께를 결정하는 것이 가장 중요하다.On the other hand, a semiconductor device having a gate insulating film having a different thickness as described above requires a manufacturing process different from the conventional manufacturing process. That is, after a gate insulating film having a thickness corresponding to a high voltage and a low voltage difference is grown on the entire surface of the substrate, the first active region to which a high voltage is applied is masked and the gate insulating film of the second active region to which a low voltage is applied is etched. A gate insulating film is then formed to the required thickness of the insulating film in the region where the low voltage is applied to the entire surface of the substrate. As a result, a thick gate insulating layer is formed in the first active region, whereas a thin gate insulating layer is formed in the second active region, so that the gate insulating layers of the two regions have a step difference. Here, in order to secure a desired level of the gate insulating film, it is most important to determine the thickness of the gate insulating film formed primarily.
그러나, 위와 같은 공정으로 형성된 단차성 게이트 절연막은 손상을 가지는데, 제 1 활성 영역을 마스킹하는 공정에서 사용되는 포토레지스트 패턴과 게이트 절연막이 직접 접촉하기 때문에 포토레지스트 패턴 제거시 식각 용액에 의해 절연막 표면이 손상된다.However, the stepped gate insulating film formed by the above process is damaged. The photoresist pattern used in the process of masking the first active region is directly contacted with the gate insulating film, so that the surface of the insulating film is removed by the etching solution when the photoresist pattern is removed. This is damaged.
이 뿐만 아니라, 식각 공정에서 건식 식각공정을 이용하게 되면 기판 표면에 침식을 주어 결국, 침식된 기판에 형성될 게이트 절연막의 질을 저하시키는 문제점이 있었다. 그리고, 습식 식각을 이용하게 되면 등방성 식각에 따라 얇은 게이트 절연막을 가지는 디바이스와 두꺼운 게이트 절연막을 가지는 디바이스들 사이의 디자인 룰 변경이 필요하며 칩 크기를 증가시켜야만 하는 문제점도 있었다.In addition, when the dry etching process is used in the etching process, the surface of the substrate is eroded, and thus, the quality of the gate insulating layer to be formed on the eroded substrate is degraded. In addition, when wet etching is used, design rules need to be changed between devices having a thin gate insulating layer and devices having a thick gate insulating layer according to isotropic etching, and there is a problem that the chip size must be increased.
본 발명의 목적은 서로 다른 전압을 사용하는 로직 회로의 칩들 사이의 인터페이스 문제를 해결하기 위해 제 1 전압 레벨을 공급받거나 출력하는 제 1 위치에 일정 두께의 게이트 절연막과 게이트 전극을 형성하고 게이트 전극 측벽에 스페이서를 형성한 후에, 상기 게이트 전극 상부에 절연막을 증착함과 동시에 제 2 전압 레벨을 공급받거나 출력하는 부분의 제 2 위치에 제 1위치의 게이트 절연막과는 다른 두께를 가지는 게이트 절연막을 형성하므로써, 식각 공정시 상기 스페이서가 제 1 위치의 게이트 절연막 침식을 억제하여 단차가 발생하는 두 위치간의 게이트 절연막을 안정하게 형성할 수 있는 단차성 절연막을 가지는 반도체 장치의 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to form a gate insulating film and a gate electrode having a predetermined thickness at a first position where a first voltage level is supplied or output to solve an interface problem between chips of logic circuits using different voltages, and the gate electrode sidewalls. After the spacer is formed in the gate electrode, an insulating film is deposited on the gate electrode and a gate insulating film having a thickness different from that of the gate insulating film in the first position is formed at a second position of the portion to which the second voltage level is supplied or output. The semiconductor device has a stepped insulating film which can stably form a gate insulating film between two positions in which the spacer suppresses the gate insulating film erosion at the first position during the etching process.
본 발명의 다른 목적은 메모리 셀 어레이 부분과 주변 회로 부분을 가지는 반도체 장치의 문제를 해결하기 위해 메모리 셀 어레이 영역의 하부 게이트 전극을 형성하고 상기 하부 게이트 전극 측벽에 스페이서를 형성한 후에, 상기 하부 게이트 전극 상부에 게이트간 절연막을 형성함과 동시에 주변 회로 영역의 게이트 절연막을 형성하므로써, 주변 회로의 게이트 절연막 형성시 상기 스페이서에 의해 메모리 셀 어레이 영역의 게이트 절연막 침식이 억제되어 단차가 발생하는 두 영역간의 절연막을 안정하게 형성할 수 있어 반도체 장치의 신뢰성 및 특성을 향상시킬 수 있는 단차성 절연막을 가지는 반도체 장치의 형성 방법을 제공하는데 있다.Another object of the present invention is to form a lower gate electrode of a memory cell array region and a spacer on sidewalls of the lower gate electrode in order to solve the problem of a semiconductor device having a memory cell array portion and a peripheral circuit portion. By forming an inter-gate insulating film on the electrode and forming a gate insulating film in the peripheral circuit area, the gate insulating film erosion of the memory cell array area is suppressed by the spacers when forming the gate insulating film of the peripheral circuit between the two areas where the step is generated. SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a semiconductor device having a stepped insulating film capable of stably forming an insulating film and improving the reliability and characteristics of the semiconductor device.
본 발명의 또 다른 목적은 서로 다른 전압을 사용하는 트랜지스터와 커패시터 사이의 인터페이스 문제를 해결하기 위해 활성 영역에 일정 두께의 게이트 절연막을 형성하고, 상기 활성 영역 및 소자 분리 영역에 각각 게이트 전극과 하부 전극을 형성하고, 상기 게이트 전극 및 하부 전극 측벽에 각각의 스페이서를 형성한 후에, 상기 게이트 전극와 하부 전극 상부에 절연막을 증착하므로써, 상기 스페이서에 의해 식각 공정시 발생하는 게이트 절연막의 침식이 억제되어 단차가 발생하는 두 소자간의 절연막을 안정하게 형성할 수 있어 반도체 장치의 신뢰성 및 특성을 향상시킬 수 있는 단차성 절연막을 가지는 반도체 장치의 형성 방법을 제공하는데 있다.Another object of the present invention is to form a gate insulating film having a predetermined thickness in the active region in order to solve the interface problem between transistors and capacitors using different voltages, the gate electrode and the lower electrode in the active region and the device isolation region, respectively After forming the spacers on the sidewalls of the gate electrode and the lower electrode, by depositing an insulating film on the gate electrode and the lower electrode, the erosion of the gate insulating film generated during the etching process is suppressed by the spacers so that the step The present invention provides a method for forming a semiconductor device having a stepped insulating film capable of stably forming an insulating film between two generated devices, thereby improving reliability and characteristics of the semiconductor device.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다.1A to 1J are process flowcharts for forming a semiconductor device having a stepped insulating film according to an embodiment of the present invention.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다.2A to 2D are process flowcharts for forming a semiconductor device having a stepped insulating film according to another embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다.3A to 3F are process flowcharts for forming a semiconductor device having a stepped insulating film according to still another embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10,50,100: 실리콘 기판 12,52,102: 필드 산화막10,50,100: silicon substrate 12,52,102: field oxide film
14',54,62b,104': 게이트 절연막 16',28b,106a: 게이트 전극14 ', 54, 62b, 104': gate insulating film 16 ', 28b, 106a: gate electrode
17,29,31,109,115: 포토레지스트 패턴17,29,31,109,115: photoresist pattern
22,32,58,66,110: 저농도 불순물 주입영역22,32,58,66,110: low concentration impurity implantation zone
24,60,108: 제 1 스페이서 28a,68a,114a: 제 2 스페이서24, 60, 108: first spacer 28a, 68a, 114a: second spacer
34a: 제 3 스페이서 34b,68b: 스페이서34a: third spacer 34b, 68b: spacer
56: 하부 게이트 전극 64a: 상부 게이트 전극56: lower gate electrode 64a: upper gate electrode
62a: 폴리간 절연막 106b: 하부 전극62a: inter-poly insulating film 106b: lower electrode
112b: 유전막 114b: 상부 전극112b: dielectric film 114b: upper electrode
상기 목적 및 다른 목적을 달성하기 위하여 본 발명은 반도체 기판의 제 1 활성 영역과 제 2 활성 영역에 각기 다른 게이트 절연막 두께를 가지는 반도체 장치를 형성함에 있어서, 상기 기판 전면에 제 1 게이트 절연막 및 제 1 도전층을 순차적으로 적층하는 단계와, 상기 제 1 활성 영역에 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 이후 불순물 주입 영역이 형성될 제 1 활성 영역과 제 2 활성 영역의 게이트 절연막을 제거하는 단계와, 상기 스페이서를 제외한 제 1 활성 영역과 제 2 활성 영역 상부면에 각각 상기 제 1 게이트 절연막과 소정 두께차를 가지는 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계를 포함한다.In order to achieve the above object and other objects, the present invention is to form a semiconductor device having a different gate insulating film thickness in the first active region and the second active region of the semiconductor substrate, the first gate insulating film and the first gate Sequentially stacking conductive layers, forming a gate electrode by patterning the conductive layer on the first active region, forming a spacer on the sidewalls of the gate electrode, and then forming an impurity implantation region. Removing a gate insulating layer between the first active region and the second active region, and a second gate insulating layer having a predetermined thickness difference between the first gate insulating layer and the upper surface of the second active region except for the spacer, respectively; Sequentially stacking a second conductive layer.
본 발명의 방법에 있어서, 상기 도전층을 패터닝하여 게이트 전극을 형성하는 단계 이후에는, 상기 게이트 전극이 형성된 기판 전면에 폴리실리콘산화막을 증착하는 단계를 더 포함한다. 또한, 상기 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계 이후에는, 상기 제 2 도전층을 식각하여 상기 스페이서 위에 제 2 스페이서를 형성함과 동시에 제 2 활성 영역에 해당하는 제 2 게이트 절연막 위에 제 2 도전층이 패터닝된 게이트 전극을 형성하는 단계와, 상기 제 2 스페이서 에지 하부 근방의 제 1 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입영역을 형성하는 단계와, 상기 제 2 활성 영역의 게이트 전극 측벽에 스페이서를 형성함과 동시에 제 2 스페이서 상부에 제 3 스페이서를 형성하는 단계와, 상기 게이트 전극 에지 하부 근방의 제 2 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입 영역을 형성하는 단계를 더 포함한다.In the method of the present invention, after forming the gate electrode by patterning the conductive layer, the method may further include depositing a polysilicon oxide film on the entire surface of the substrate on which the gate electrode is formed. In addition, after sequentially stacking the second gate insulating layer and the second conductive layer, the second conductive layer is etched to form a second spacer on the spacer and a second gate corresponding to the second active region. Forming a gate electrode patterned with a second conductive layer on the insulating film, forming an impurity implantation region into which a high concentration of impurities are implanted in a first active region near the bottom of the second spacer edge, and forming the second active region Forming a spacer on the gate electrode sidewalls of the gate electrode and simultaneously forming a third spacer on the second spacer, and forming an impurity implantation region in which impurities are implanted at a high concentration in the second active region near the lower edge of the gate electrode; It further includes.
그리고 본 발명의 방법에 있어서, 상기 제 2 게이트 절연막과 제 2 도전층을 순차적으로 적층하는 단계 이후에는, 상기 제 2 도전층을 패터닝하여 상기 1 활성 영역 위의 제 2 게이트 절연막 상부에 상부 게이트 전극을 형성함과 동시에 제 2 활성 영역의 제 2 게이트 절연막 상부에 게이트 전극을 각각 형성하는 단계와, 상기 제 1 활성 영역의 스페이서 상부에 제 2 스페이서를 형성함과 동시에 상기 제 2 활성 영역의 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 제 2 스페이서 에지 하부 근방의 제 1 활성 영역과 상기 제 2 활성 영역의 게이트 전극 에지 하부 근방의 제 2 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입 영역을 형성하는 단계를 포함한다.In the method of the present invention, after sequentially stacking the second gate insulating layer and the second conductive layer, the second conductive layer is patterned to form an upper gate electrode on the second gate insulating layer over the first active region. Forming a gate electrode on the second gate insulating layer of the second active region and forming a second spacer on the spacer of the first active region, and simultaneously forming a gate electrode on the second active region Forming a spacer on the sidewall, and forming an impurity implantation region in which impurities are implanted at a high concentration in a first active region near the bottom of the second spacer edge and in a second active region near the bottom of the gate electrode edge of the second active region; It includes a step.
상기 또 다른 목적을 달성하기 위해 본 발명은 반도체 기판의 활성 영역과 소자 분리 영역에 각각의 두께가 다른 게이트 절연막과 유전체막을 가지는 반도체 장치를 형성함에 있어서, 기판의 활성 영역에 절연막을 형성하는 단계와, 활성 영역 및 소자 분리 영역 전면에 도전층을 형성하는 단계와, 적층된 도전층 및 제 1 절연막을 패턴닝하여 활성 영역에 게이트 전극 및 게이트 절연막을 형성함과 동시에 소자 분리 영역에 하부 전극을 형성하는 단계와, 게이트 전극 및 하부 전극 측벽에 스페이서를 동시에 형성하는 단계와, 게이트 전극과 하부 전극 위에 상기 전극들과 정렬되며 활성 영역에 형성된 절연막 보다는 얇은 절연막 패턴과 유전체막 패턴을 동시에 형성하는 단계와, 절연막 패턴 및 유전체막 패턴이 형성된 기판 전면에 도전층을 형성하는 단계와, 도전층을 식각하여 제 1 스페이서 측벽에 제 2 스페이를 형성하며 소자 분리 영역의 유전체막 패턴 위에 상부 전극을 형성하는 단계와, 제 2 스페이서의 하부 근방 활성 영역 내에 고농도로 불순물이 주입된 불순물 주입영역을 형성하는 단계를 포함한다.In order to achieve the above another object, the present invention provides a method for forming a semiconductor device having a gate insulating film and a dielectric film having different thicknesses in an active region and an isolation region of a semiconductor substrate, the method comprising: forming an insulating layer in an active region of the substrate; Forming a conductive layer over the active region and the isolation region; patterning the stacked conductive layer and the first insulating layer to form a gate electrode and a gate insulation layer in the active region, and simultaneously forming a lower electrode in the isolation region; Simultaneously forming spacers on sidewalls of the gate electrode and the lower electrode, and simultaneously forming a thinner insulating layer pattern and a dielectric layer pattern on the gate electrode and the lower electrode than the insulating layer aligned with the electrodes and formed in the active region; To form a conductive layer over the entire substrate on which the insulating film pattern and the dielectric film pattern are formed. Forming a second spacer on the sidewalls of the first spacer by etching the conductive layer and the conductive layer, and forming an upper electrode on the dielectric layer pattern of the device isolation region, and implanting impurities at a high concentration into the lower active region near the second spacer. Forming an impurity implantation region.
그러므로, 본 발명은 종래 기술에서와 같이 서로 다른 전압 레벨이 요구되는 영역에 서로 다른 절연막 두께를 형성하고자 기판의 제 1 영역에 게이트 절연막 및 게이트 전극을 형성하고, 그 게이트 전극 측벽에 실리콘질화막으로 이루어진 스페이서를 형성한 후에 기판 전면에 상기 제 1 영역의 게이트 절연막과 다른 두께를 가지는 게이트 절연막을 형성하므로써, 상기 스페이서는 이후 제 2 영역의 게이트 절연막을 위한 식각 공정시 제 1 영역의 게이트 절연막이 침식되는 것을 막아주는 역할을 한다.Therefore, in the present invention, a gate insulating film and a gate electrode are formed in a first region of a substrate to form different insulating film thicknesses in areas requiring different voltage levels, and silicon nitride films are formed on the sidewalls of the gate electrodes. After forming the spacer, the gate insulating film having a different thickness from the gate insulating film of the first region is formed on the entire surface of the substrate, so that the gate insulating film of the first region is eroded during the etching process for the gate insulating film of the second region. It prevents it.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다. 이를 참조하면 본 발명의 반도체 장치는 다음과 같은 제조 공정 순서에 따라 형성되며, 서로 다른 전압 레벨을 필요로 하는 디바이스를 가지는 로직 회로이다.1A to 1J are process flowcharts for forming a semiconductor device having a stepped insulating film according to an embodiment of the present invention. Referring to this, the semiconductor device of the present invention is a logic circuit formed according to the following manufacturing process sequence and having devices requiring different voltage levels.
우선, 실리콘 기판(10)에 통상적인 LOCOS(LOCal Oxidation Silicon) 형성 방법을 이용하여 소자간 분리를 위한 필드 산화막(12)을 형성한다. 그 다음 도 1a에 나타난 바와 같이 상기 기판(10) 전면에 제 1 게이트 절연막(14)으로서 실리콘산화막을 70Å, 제 1 도전층(16)으로서 P(Phosphorus)이 도핑된 폴리실리콘을 1000∼3000Å로 순차적으로 적층한다.First, a field oxide film 12 for isolation between devices is formed on a silicon substrate 10 using a conventional LOCOS (LOCal Oxidation Silicon) formation method. Next, as shown in FIG. 1A, polysilicon doped with silicon oxide film as the first gate insulating film 14 as the first gate insulating film 14 and polysilicon doped with P (Phosphorus) as the first conductive layer 16 as 1000-3000Å as shown in FIG. 1A. Laminate sequentially.
이어서 도 1b에 나타난 바와 같이 게이트 마스킹 공정 및 식각 공정으로 제 1 도전층(16)을 패터닝하여 기판(10)의 제 1 활성 영역(A)에 게이트 전극(16')을 형성한다.Subsequently, as illustrated in FIG. 1B, the first conductive layer 16 is patterned by a gate masking process and an etching process to form the gate electrode 16 ′ in the first active region A of the substrate 10.
그 다음 도 1c에 나타난 바와 같이 사진 공정을 실시하여 제 2 활성 영역(B)의 기판을 포토레지스트 패턴(17)으로 마스킹하고, 활성 영역과 다른 도전형 불순물을 저농도로 이온 주입하여 제 1 활성 영역(A)의 게이트 전극(16') 에지 근방과 필드 산화막(12) 사이에 불순물이 주입된 저농도 불순물 영역(22)을 형성한다. 그리고, 포토레지스트 패턴(17)을 제거한 후, 기판(10) 전면에 얇은 절연막으로서 실리콘산화막(20a,20b)을 증착한다.Then, as illustrated in FIG. 1C, a photolithography process is performed to mask the substrate of the second active region B with the photoresist pattern 17, and to ion implant the active region and other conductivity-type impurities at low concentration to form the first active region. A low concentration impurity region 22 into which impurities are injected is formed between the edge of the gate electrode 16 'and the field oxide film 12 in (A). After the photoresist pattern 17 is removed, silicon oxide films 20a and 20b are deposited as a thin insulating film on the entire substrate 10.
이어서 도 1d에 나타난 바와 같이 기판(10) 전면에 절연막으로서 실리콘질화막을 증착하고 블랭킷 식각 공정을 실시하여 제 1 활성 영역(A)의 게이트 전극(16') 측벽에 제 1 스페이서(24)를 형성한다.Subsequently, as shown in FIG. 1D, a silicon nitride film is deposited as an insulating film on the entire surface of the substrate 10 and a blanket etching process is performed to form the first spacers 24 on the sidewalls of the gate electrodes 16 ′ of the first active region A. FIG. do.
도 1e에 나타난 바와 같이 기판(10) 전면에 습식 식각공정을 실시하여 게이트 전극(16') 상부면과 소스/드레인 영역이 형성될 부분에 해당하는 제 1 활성 영역(A) 및 제 2 활성 영역(B) 표면의 산화막(20a,20b)을 제거하여 제 2 활성 영역(B)의 표면을 개방시킨다.As shown in FIG. 1E, a wet etching process is performed on the entire surface of the substrate 10 to form a first active region A and a second active region corresponding to a portion where a top surface of the gate electrode 16 ′ and a source / drain region are to be formed. The oxide films 20a and 20b on the surface (B) are removed to open the surface of the second active region B. FIG.
그 다음 도 1f에 나타난 바와 같이 상기 기판(10) 전면에 제 2 게이트 절연막으로서 실리콘산화막을 50Å 두께로 증착한다. 이로 인해 소스/드레인이 형성될 부분의 제 1 활성 영역(A) 및 게이트 전극(16') 상부면에 증착된 실리콘산화막(26a)은 이후 공정에서 버퍼 역할을 하며, 제 2 활성 영역(B) 상부면에 증착된 실리콘산화막(26b)은 게이트 절연막의 역할을 한다. 이어서 결과물 전면에 제 2 도전층으로서, P가 도핑된 폴리실리콘층(28)을 1000∼3000Å 두께로 증착한다.Next, as shown in FIG. 1F, a silicon oxide film is deposited to a thickness of 50 기판 on the entire surface of the substrate 10 as a second gate insulating film. As a result, the silicon oxide layer 26a deposited on the upper surface of the first active region A and the gate electrode 16 'of the portion where the source / drain is to be formed serves as a buffer in a subsequent process, and the second active region B The silicon oxide film 26b deposited on the upper surface serves as a gate insulating film. Subsequently, P-doped polysilicon layer 28 is deposited to a thickness of 1000 to 3000 Å on the entire surface of the resultant as a second conductive layer.
그리고, 사진 및 식각 공정으로 폴리실리콘층(28)을 식각해서 도 1g에 나타난 바와 같이 제 1 활성 영역(A)의 제 1 스페이서(24) 측벽 위에 제 2 스페이서(28a)와, 제 2 활성 영역(B)의 실리콘산화막(26b) 상부에 게이트 전극(28b)을 동시에 형성한다. 여기서 제 2 스페이서(28a)는 저농도 불순물 영역(22)과 이후 형성될 소스/드레인 영역(30)을 분리하기 위한 역할을 한다.Then, the polysilicon layer 28 is etched by a photograph and an etching process, and the second spacer 28a and the second active region are formed on the sidewalls of the first spacers 24 of the first active region A, as shown in FIG. 1G. The gate electrode 28b is simultaneously formed on the silicon oxide film 26b of (B). The second spacer 28a serves to separate the low concentration impurity region 22 and the source / drain region 30 to be formed later.
그 다음 도 1h에 나타난 바와 같이 사진 공정으로 제 2 활성 영역(B)를 마스킹하는 포토레지스트 패턴(29)을 결과물에 형성하고, 제 1 활성 영역(A)과 다른 도전형 불순물을 고농도로 이온 주입하여 제 1 스페이서(24) 에지 근방의 제 1 활성 영역(A)에 불순물이 주입된 불순물 주입영역으로서, 소스/드레인 영역(30)을 형성한다.Next, as shown in FIG. 1H, a photoresist pattern 29 is formed on the resultant to mask the second active region B by a photolithography process, and ion implantation is performed at a high concentration with other conductive type impurities different from the first active region A. As a result, the source / drain region 30 is formed as an impurity implantation region in which impurities are injected into the first active region A near the edge of the first spacer 24.
상기 포토레지스트 패턴(29)을 제거하고, 다음 사진 공정을 진행하여 제 1 활성 영역(A)를 마스킹하는 포토레지스트 패턴(31)을 결과물에 형성한다. 도 1i에 나타난 바와 같이 제 2 활성 영역(B)과 다른 도전형 불순물을 저농도로 이온 주입하여 게이트 전극(28b) 에지 하부 근방의 제 2 활성 영역(B)에 불순물이 주입된 저농도 불순물 영역(32)을 형성한다.The photoresist pattern 29 is removed, and a next photolithography process is performed to form a photoresist pattern 31 on the resultant, which masks the first active region A. FIG. As shown in FIG. 1I, a low concentration impurity region 32 in which impurities are implanted into the second active region B near the edge of the gate electrode 28b by ion implantation at a low concentration with other conductive type impurities different from the second active region B is shown. ).
이어서 상기 포토레지스트 패턴(31)을 제거하고, 도 1j에 나타난 바와 같이 제 2 활성 영역(B)의 저농도 불순물 영역(32)이 형성된 결과물 전면에 실리콘산화막을 증착한다. 건식 식각 공정으로 상기 증착된 실리콘산화막을 식각해서 제 1 활성 영역(A)의 제 2 스페이서(28a)위에 제 3 스페이서(34a)를 형성하며 이와 동시에 제 2 활성 영역(B)의 게이트 전극(28b) 측벽에도 스페이서(34b)를 형성한다.Subsequently, the photoresist pattern 31 is removed, and a silicon oxide film is deposited on the entire surface of the resultant product in which the low concentration impurity region 32 of the second active region B is formed, as shown in FIG. 1J. In the dry etching process, the deposited silicon oxide layer is etched to form a third spacer 34a on the second spacer 28a of the first active region A, and at the same time, the gate electrode 28b of the second active region B is formed. The spacer 34b is also formed on the side wall.
그 다음, 제 2 활성 영역(B)과 다른 도전형 불순물을 고농도로 이온 주입하여 상기 스페이서(34b) 에지 근방의 제 2 활성 영역(B)에 불순물이 주입된 불순물 주입영역으로서 소스/드레인 영역(36)을 형성한다.Next, a source / drain region as an impurity implantation region in which impurities are implanted into the second active region B near the edge of the spacer 34b by ion-implanting the second active region B and another conductive type impurity at a high concentration. Form 36).
위와 같은 제조 공정 순서에 따른 본 발명은, 상대적으로 높은 전압이 인가되는 제 1 활성 영역(A)의 게이트 전극(16') 형성시 해당 영역의 게이트 절연막(14')을 높은 두께로 확보한 후에 계속해서 상기 게이트 전극(16')에 실리콘질화막의 스페이서(24)를 형성하기 때문에, 상기 제 1 활성 영역(A)의 게이트 절연막(14')은 상대적으로 낮은 전압이 인가되는 제 2 활성 영역(B)의 자연 산화막을 제거하기 위한 식각 공정시 상기 스페이서(24)에 의해 보호된다. 그 다음, 본 발명의 제조 공정은 제 2 활성 영역에 얇은 두께의 게이트 절연막을 형성한 후에 게이트 전극을 형성하기 때문에, 단차가 발생하는 두 영역들(A,B)에 있는 게이트 절연막의 질을 양호하게 획득할 수 있다.According to the present invention according to the manufacturing process sequence as described above, when the gate electrode 16 'of the first active region A to which a relatively high voltage is applied, the gate insulating layer 14' of the region is secured to a high thickness. Since the spacers 24 of the silicon nitride film are formed on the gate electrode 16 ', the gate insulating film 14' of the first active region A is applied to the second active region (for which a relatively low voltage is applied). It is protected by the spacer 24 during an etching process for removing the native oxide film of B). Next, since the manufacturing process of the present invention forms a gate electrode after forming a thin gate insulating film in the second active region, it is possible to improve the quality of the gate insulating film in the two regions A and B where the step occurs. Can be obtained.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도로서, 이 실시예는 서로 다른 전압 레벨이 요구되는 메모리 셀 어레이부와 그 주변 회로를 구비하는 반도체 장치의 형성 공정에 관한 것이다.2A to 2D are process flowcharts for forming a semiconductor device having a stepped insulating film according to another exemplary embodiment of the present invention, which includes a memory cell array unit and peripheral circuits having different voltage levels required. It relates to a step of forming a semiconductor device.
이 발명의 제조 방법은 도 1a 내지 도 1e와 같이 동일한 공정 순서를 진행한다. 그러면 도 2a에 나타난 바와 같이 메모리 셀 어레이부가 형성될 제 1 활성 영역(M)에 터널을 가지는 게이트 절연막(54), 하부 게이트 전극(56), 저농도 불순물 주입영역(58) 및 제 1 스페이서(60)를 순차적으로 형성하고, 주변 회로 영역이 형성될 제 2 활성 영역(L) 표면을 개방한다.The manufacturing method of this invention proceeds the same process sequence as FIG. 1A-1E. Then, as shown in FIG. 2A, the gate insulating layer 54, the lower gate electrode 56, the low concentration impurity implantation region 58, and the first spacer 60 having a tunnel in the first active region M in which the memory cell array unit is to be formed are formed. ) Are sequentially formed, and the surface of the second active region L on which the peripheral circuit region is to be formed is opened.
그 다음 도 2b에 나타난 바와 같이 기판(50) 전면에 절연막으로서 실리콘산화막을 제 1 활성 영역(M)의 게이트 절연막보다 얇은 두께로 증착하여 소스/드레인이 형성될 부분에 해당하는 제 1 활성 영역표면, 하부 게이트 전극(56)의 상부면 및 제 2 활성 영역(L) 전면에 실리콘산화막(62a,62a',62b)이 증착된다. 이때, 하부 게이트 전극(56) 상부면에 증착된 실리콘산화막(62a')은 폴리간 절연막의 역할을 하며, 제 2 활성 영역(L) 전면에 증착된 실리콘산화막(62b)은 게이트 절연막의 역할을 한다. 한편, 제 1 활성 영역(M)의 게이트 절연막은 90∼120Å 두께로 형성되는데, 반하여 제 2 활성 영역(L)의 게이트 절연막은 60∼80Å 두께로 형성된다. 그리고 나서, 제 2 활성 영역을 마스킹하고 제 1 활성 영역(M)에 저농도 불순물 이온 주입 공정을 실시하여 상기 하부 게이트 전극(56) 에지 근방의 활성 영역 내에 저농도 불순물 주입영역(58)을 형성한다. 그리고, 기판(50) 전면에 도전층(64)을 형성한다.Next, as shown in FIG. 2B, a silicon oxide film is deposited on the entire surface of the substrate 50 to have a thickness thinner than that of the gate insulating film of the first active region M, so that the first active region surface corresponding to the portion where the source / drain is to be formed. The silicon oxide layers 62a, 62a ′ and 62b are deposited on the upper surface of the lower gate electrode 56 and the entire surface of the second active region L. FIG. In this case, the silicon oxide film 62a ′ deposited on the upper surface of the lower gate electrode 56 serves as an interpoly insulating film, and the silicon oxide film 62b deposited on the entire surface of the second active region L serves as a gate insulating film. do. On the other hand, the gate insulating film of the first active region M is formed to have a thickness of 90 to 120 kV, while the gate insulating film of the second active region L is formed to have a thickness of 60 to 80 kPa. Then, the second active region is masked and a low concentration impurity ion implantation process is performed in the first active region M to form a low concentration impurity implantation region 58 in the active region near the edge of the lower gate electrode 56. The conductive layer 64 is formed over the entire surface of the substrate 50.
이어서, 도 2c에 나타난 바와 같이 사진 및 식각 공정으로 도전층(64)을 패터닝하여 제 1 활성 영역(M)의 하부 게이트 전극(56) 상부에 정렬되는 상부 게이트 전극(64a)을 형성하며, 제 2 활성 영역(L)의 게이트 절연막(62b) 위에 노말 게이트 전극(64b)을 형성한다. 이로 인해 제 1 활성 영역에는 하부 게이트 전극(56), 폴리간 절연막(62a') 및 상부 게이트 전극(64a)로 이루어진 메모리 셀의 게이트 전극(G)이 형성된다.Subsequently, as illustrated in FIG. 2C, the conductive layer 64 is patterned by a photolithography and an etching process to form an upper gate electrode 64a aligned over the lower gate electrode 56 of the first active region M. The normal gate electrode 64b is formed on the gate insulating film 62b of the active region L. As a result, the gate electrode G of the memory cell including the lower gate electrode 56, the inter-poly insulating layer 62a ′, and the upper gate electrode 64a is formed in the first active region.
그 다음 도 2d에 나타난 바와 같이 제 1 활성 영역(M)을 마스킹하고 저농도 불순물 이온 주입 공정을 실시하여 노말 게이트 전극(64b) 에지 근방의 제 2 활성 영역 내에 저농도 불순물 주입영역(66)을 형성한다. 계속해서 기판(50) 전면에 절연막으로서 실리콘산화막을 증착하고, 식각공정으로 실리콘산화막을 식각해서 제 1 활성 영역(M)의 제 1 스페이서(60) 상부에 제 2 스페이서(68a)를 형성하며 노말 게이트 전극(64b)의 측벽에 스페이서(68b)를 형성한다.Next, as shown in FIG. 2D, the first active region M is masked and a low concentration impurity ion implantation process is performed to form a low concentration impurity implantation region 66 in the second active region near the edge of the normal gate electrode 64b. . Subsequently, a silicon oxide film is deposited as an insulating film over the entire surface of the substrate 50, and the silicon oxide film is etched by an etching process to form a second spacer 68a on the first spacer 60 in the first active region M. The spacer 68b is formed on the sidewall of the gate electrode 64b.
이어서 고농도로 불순물 이온 주입 공정을 실시하여 제 2 스페이서(68a) 에지 하부 근방의 제 1 활성 영역과, 노말 게이트 전극 측벽의 스페이서(68b) 에지 하부 근방의 제 2 활성 영역 내에 불순물이 주입된 불순물 주입영역들(70a,70b)을 각각 형성한다. 이때, 불순물 주입 영역들(70a,70b)은 각 트랜지스터의 소스/드레인 영역이다.Subsequently, a high concentration of impurity ions are implanted to implant impurities into the first active region near the edge of the second spacer 68a and the second active region near the edge of the spacer 68b of the sidewall of the normal gate electrode. Regions 70a and 70b are formed, respectively. In this case, the impurity implantation regions 70a and 70b are source / drain regions of each transistor.
그러므로, 메모리 셀의 하부 게이트 전극(56) 측벽에 형성된 제 1 스페이서(60)에 의해 셀의 게이트 절연막(54)을 이후 식각 공정으로부터 보호할 수 있을 뿐만 아니라 주변 회로부의 게이트 절연막(62b)의 막질을 안정한 상태로 얻을 수 있다.Therefore, the first insulating film 60 formed on the sidewall of the lower gate electrode 56 of the memory cell not only protects the gate insulating film 54 of the cell from etching later, but also the film quality of the gate insulating film 62b of the peripheral circuit portion. Can be obtained in a stable state.
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 단차성 절연막을 가지는 반도체 장치를 형성하기 위한 공정 순서도이다. 이를 참조하면 본 발명의 반도체 장치는 다음과 같은 제조 공정 순서에 따라 형성되며, 서로 다른 전압 레벨을 필요로 하는 트랜지스터 및 커패시터를 포함한다.3A to 3F are process flowcharts for forming a semiconductor device having a stepped insulating film according to still another embodiment of the present invention. Referring to this, the semiconductor device of the present invention is formed according to the following manufacturing process sequence, and includes a transistor and a capacitor requiring different voltage levels.
우선, 실리콘 기판(100)에 통상적인 LOCOS(LOCal Oxidation Silicon) 제조 방법을 이용하여 소자간 분리를 위한 필드 산화막(103)을 형성한다. 그 다음 도 3a에 나타난 바와 같이 이후 트랜지스터가 형성될 기판(100)의 활성 영역(C)에 게이트 절연막(104)으로서 실리콘산화막을 100Å 두께로 증착한다. 그리고, 기판(100) 전면에 도전층으로서 P(Phosphorus)이 도핑된 폴리실리콘(106)을 1000Å 두께로 증착한다.First, a field oxide film 103 is formed on the silicon substrate 100 using a conventional LOCOS (LOCal Oxidation Silicon) manufacturing method for isolation between devices. Next, as shown in FIG. 3A, a silicon oxide film is deposited as a gate insulating film 104 in the active region C of the substrate 100 on which the transistor is to be formed. Then, polysilicon 106 doped with P (Phosphorus) as a conductive layer is deposited on the entire surface of the substrate 100 to a thickness of 1000 Å.
이어서 도 3b에 나타난 바와 같이 사진 및 식각 공정으로 활성 영역(C)에 게이트 전극(106a) 및 상기 게이트 전극(106a)에 셀프 얼라인되는 게이트 절연막(014')을 형성한다. 이때, 상기 공정에 의해 이후 커패시터가 형성될 소자 분리 영역(102)에는 하부 전극(106b)이 형성된다.Subsequently, as shown in FIG. 3B, the gate electrode 106a and the gate insulating layer 014 'self-aligned to the gate electrode 106a are formed in the active region C by a photo and etching process. At this time, the lower electrode 106b is formed in the device isolation region 102 where the capacitor is to be formed later by the above process.
그 다음 게이트 전극(106a) 및 하부 전극이 형성된 기판(100) 전면에 실리콘산화막을 증착하고 건식 식각 공정을 실시하여 도 3c에 나타난 바와 같이 활성 영역(C)에 해당하는 게이트 전극(106a) 측벽에 제 1 스페이서(108)를 형성하며, 소자 분리 영역(102)에 해당하는 하부 전극(106b) 측벽에 스페이서(108)를 형성한다.Next, a silicon oxide film is deposited on the entire surface of the substrate 100 on which the gate electrode 106a and the lower electrode are formed, and a dry etching process is performed to form a sidewall of the gate electrode 106a corresponding to the active region C as shown in FIG. 3C. The first spacer 108 is formed, and the spacer 108 is formed on sidewalls of the lower electrode 106b corresponding to the device isolation region 102.
이어서 사진 공정을 실시하여 소자 분리 영역(102)를 마스킹하는 포토레지스트 패턴(109)을 결과물에 형성하고, 활성 영역과 다른 도전형 불순물을 저농도로 이온 주입한다. 그 결과 상기 게이트 전극(106a) 에지 하부 근방과 소자 분리 영역(102) 사이의 활성 영역에는 저농도 불순물 영역(110)이 형성된다. 그 다음, 상기 포토래지스트 패턴(109)을 제거한다.Next, a photoresist pattern 109 is formed on the resultant by performing a photolithography process to mask the device isolation region 102, and ion implantation of the active region and other conductive impurities is carried out at low concentration. As a result, a low concentration impurity region 110 is formed in the active region between the lower edge of the gate electrode 106a and the device isolation region 102. Next, the photoresist pattern 109 is removed.
이어서 도 3d에 나타난 바와 같이 결과물 전면에 얇은 두께와 유전상수가 높은 절연막을 증착하고, 사진 및 식각 공정으로 증착된 절연막을 패터닝하여 게이트 전극(106a) 위에 버퍼용 막(112a)을 형성하고, 하부 전극(106b) 위에 유전막(112b)을 형성한다.Subsequently, as shown in FIG. 3D, an insulating film having a thin thickness and a high dielectric constant is deposited on the entire surface of the resultant, and the insulating film deposited by photolithography and etching processes is patterned to form a buffer film 112a on the gate electrode 106a. The dielectric film 112b is formed on the electrode 106b.
그 다음 도 3e에 나타난 바와 같이 상기 결과물 전면에 도전층으로서 P이 도핑된 폴리실리콘을 1000∼3000Å 두께로 증착한다.Then, as shown in FIG. 3E, polysilicon doped with P as a conductive layer is deposited on the entire surface of the resultant to a thickness of 1000 to 3000 GPa.
이어서 도 3f에 나타난 바와 같이 사진 및 식각 공정으로 상기 폴리실리콘을 선택 식각해서 활성 영역(C)의 제 1 스페이서(108) 측벽에 제 2 스페이서(114a)를 형성하며, 유전막(112b) 위에 상부 전극(114b)을 형성한다. 그리고, 사진 공정으로 소자 분리 영역(102)를 마스킹한 후에 상기 활성 영역과 다른 도전형 불순물을 고농도로 이온 주입하여 제 1 스페이서(108) 에지 하부 근방의 활성 영역과 소자 분리 영역(102) 사이에 불순물이 주입된 소스/드레인 영역(116)을 형성한다.Subsequently, as illustrated in FIG. 3F, the polysilicon is selectively etched by a photolithography and etching process to form a second spacer 114a on the sidewalls of the first spacers 108 of the active region C, and the upper electrode on the dielectric layer 112b. Form 114b. After the device isolation region 102 is masked by a photolithography process, the active region and other conductive impurities are ion-implanted at high concentration, and thus, between the active region and the device isolation region 102 near the edge of the first spacer 108. Source / drain regions 116 implanted with impurities are formed.
위와 같은 본 발명의 제조 공정 순서에 의하면, 트랜지스터의 게이트 전극을 형성하면서 커패시터의 하부 전극을 동시에 형성하며 상기 게이트 전극과 하부 전극 측벽에 각각 스페이서를 형성하기 때문에 트랜지스터의 게이트 절연막의 막질을 식각 공정으로부터 안정하게 할 수 있다. 더욱이, 본 발명은 절연막으로 게이트 전극 상부의 버퍼용 막을 형성하면서 커패시터의 유전막을 동시에 형성하며, 상기 게이트 전극의 스페이서 형성과 함께 커패시터의 상부 전극을 형성하기 때문에 반도체 장치의 제조 공정이 단순해진다.According to the manufacturing process sequence of the present invention as described above, since the lower electrode of the capacitor is simultaneously formed while forming the gate electrode of the transistor, and spacers are formed on the sidewalls of the gate electrode and the lower electrode, the film quality of the gate insulating film of the transistor is removed from the etching process. I can stabilize it. Furthermore, the present invention simplifies the manufacturing process of the semiconductor device because the dielectric film of the capacitor is simultaneously formed while the buffer film over the gate electrode is formed with the insulating film, and the upper electrode of the capacitor is formed together with the spacer formation of the gate electrode.
본 발명은 전원 전압이 다르게 인가되는 메모리 셀 어레이부와 주변 회로부가 복합화된 반도체 장치, 또는 서로 다른 전원 전압을 인가받거나 출력하는 로직 회로의 게이트 절연막을 형성함에 있어서, 상기 영역간에 단차를 발생하는 게이트 절연막을 균일한 두께로 확보할 수 있다.The present invention provides a semiconductor device in which a memory cell array part and a peripheral circuit part are applied differently, or a gate insulating layer of a logic circuit that receives or outputs different power supply voltages. The insulating film can be ensured to a uniform thickness.
또한, 본 발명은 상기 게이트 절연막을 안정하게 형성할 수 있어 반도체 장치의 신뢰성 및 특성을 향상시킬 수 있는 효과가 있다.In addition, the present invention can form the gate insulating film stably has the effect of improving the reliability and characteristics of the semiconductor device.
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980026413A KR100289490B1 (en) | 1998-07-01 | 1998-07-01 | Method of forming semiconductor device having stepped insulating film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980026413A KR100289490B1 (en) | 1998-07-01 | 1998-07-01 | Method of forming semiconductor device having stepped insulating film |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20000007209A KR20000007209A (en) | 2000-02-07 |
KR100289490B1 true KR100289490B1 (en) | 2001-11-22 |
Family
ID=19542702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980026413A KR100289490B1 (en) | 1998-07-01 | 1998-07-01 | Method of forming semiconductor device having stepped insulating film |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100289490B1 (en) |
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---|---|
KR20000007209A (en) | 2000-02-07 |
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