KR0151070B1 - Capacitor for soi and its manufacturing method - Google Patents
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Abstract
실리콘-온-인슐레이터 구조를 이용한 반도체장치의 커패시터 및 그 제조방법이 개시되어 있다. 반도체기판 상에 제1 매몰절연층이 형성되고, 그 위에는 제2 개구부를 갖는 제2 매몰절연층이 형성된다. 제2 개구부에 연장되며 제2 개구부의 폭보다 좁은 폭의 제1 개구부를 갖는 제3 매몰절연층이 제2 매몰절연층 상에 형성된다. 제1 개구부를 갖는 실리콘층 및 층간절연막이 제3 매몰절연층 상에 차례로 형성된다. 제1 및 제2 개구부와 층간절연막 상에 커패시터의 제1 전극이 형성되고, 그 위에 커패시터의 유전체막 및 제2 전극이 차례로 형성된다. 동일 투영면적에서 보다 넓은 커패시터의 면적을 확보하여 커패시턴스를 용이하게 증가시킬 수 있다.Disclosed are a capacitor of a semiconductor device using a silicon-on-insulator structure and a method of manufacturing the same. A first buried insulating layer is formed on the semiconductor substrate, and a second buried insulating layer having a second opening is formed thereon. A third buried insulating layer is formed on the second buried insulating layer having a first opening extending in the second opening and having a width smaller than the width of the second opening. A silicon layer having a first opening and an interlayer insulating film are sequentially formed on the third buried insulating layer. A first electrode of the capacitor is formed on the first and second openings and the interlayer insulating film, and a dielectric film and a second electrode of the capacitor are sequentially formed thereon. Capacitance can be easily increased by securing a larger capacitor area at the same projection area.
Description
제1a도 내지 제1c도는 종래방법에 의한 커패시터의 제조방법을 설명하기 위한 단면도들.1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor by a conventional method.
제2a도 내지 제2g도는 본 발명에 의한 커패시터의 제조방법을 설명하기 위한 단면도들.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,100 : 반도체기판 12 : 제1 매몰절연층10,100: semiconductor substrate 12: first buried insulating layer
14 : 제2 매몰절연층 16 : 제3 매몰절연층14: second buried insulating layer 16: third buried insulating layer
18 : 실리콘층 20,102 : 소자분리막18: silicon layer 20,102: device isolation film
22,106 : 게이트 24,110 : 소오스/드레인22,106: Gate 24,110: Source / Drain
26,112 : 층간절연막 28 : 제1 개구부26,112: interlayer insulating film 28: first opening
30 : 제2 개구부 32,116 : 커패시터의 제1 전극30: second opening 32,116: first electrode of the capacitor
34,118 : 유전체막 36,120 : 커패시터의 제2 전극34,118: dielectric film 36,120: second electrode of capacitor
본 발명은 반도체장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 실리콘-온 인슐레이터(Silicon On Insulator; 이하 SOI라 한다) 구조를 이용한 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same, and more particularly, to a capacitor using a silicon on insulator (hereinafter referred to as SOI) structure and a method of manufacturing the same.
반도체 메모리장치, 특히 DRAM(Dynamic Random Access Memory) 장치는 정보의 저장 수단으로 커패시터를 사용하고, 이에 연결된 제어 가능한 신호전달 수단인 스위칭 트랜지스터와 더불어 하나의 메모리셀을 구성한다. 이러한 DRAM 장치에 있어서, 메모리셀 면적의 감소에 의한 셀 커패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 만든다. 따라서, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있다.A semiconductor memory device, in particular a DRAM (Dynamic Random Access Memory) device uses a capacitor as a means of storing information, and constitutes one memory cell together with a switching transistor which is a controllable signal transmission means connected thereto. In such DRAM devices, the reduction of cell capacitance due to the reduction of the memory cell area is a serious obstacle to increasing the density of DRAM, which not only reduces the readability of the memory cell and increases the soft error rate but also device operation at low voltage. This makes it difficult to consume excessive power during operation. Therefore, many methods for increasing capacitance within a limited cell area have been proposed.
제1a도 내지 제1b도는 통상적인 종래의 커패시터 제조방법을 설명하기 위한 단면도들이다.1A to 1B are cross-sectional views illustrating a conventional conventional capacitor manufacturing method.
제1a도를 참조하면, 반도체기판(100) 상에 통상의 소자분리 공정을 실시하여 소자분리막(102)을 형성함으로써 활성영역과 소자분리영역을 구분한다. 이어서, 상기 결과물 상에 게이트산화막(104)을 형성한 후, 그 위에 폴리실리콘 또는 금속으로 이루어진 게이트(106)를 형성한다. 상기 결과물 상에 절연막을 침적하고 이를 이방성 식각함으로써, 게이트(106)의 측벽에 스페이서(108)을 형성한다. 이어서, 이온주입 공정 및 열 확산 공정을 차례로 실시하여 소오스 및 드레인영역(110)을 형성함으로써 트랜지스터를 완성한다.Referring to FIG. 1A, the device isolation layer 102 is formed by performing a conventional device isolation process on the semiconductor substrate 100 to distinguish the active region from the device isolation region. Subsequently, after the gate oxide film 104 is formed on the resultant product, a gate 106 made of polysilicon or metal is formed thereon. A spacer 108 is formed on the sidewall of the gate 106 by depositing and anisotropically etching the insulating film on the resultant. Next, the transistor is completed by forming the source and drain regions 110 by sequentially performing the ion implantation process and the heat diffusion process.
제1b도를 참조하면, 상기 트랜지스터가 형성된 결과물 상에 절연물질을 침적하여 층간절연막(112)을 형성한 후, 콘택홀이 형성될 부위(114)를 개구하는 포토레지스트 패턴(113)을 형성한다.Referring to FIG. 1B, after forming an interlayer insulating film 112 by depositing an insulating material on the product on which the transistor is formed, a photoresist pattern 113 is formed to open a portion 114 where a contact hole is to be formed. .
제1c도를 참조하면, 상기 포토레지스트 패턴(113)을 식각마스크로 사용하여 상기 소오스영역(110) 상의 층간절연막(112)을 제거함으로써 콘택홀(115)을 형성한다. 이어서, 상기 콘택홀(115)이 형성된 결과물 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 침적하여, 상기 콘택홀(115)을 통해 트랜지스터의 소오스영역(110)에 접속되는 커패시터의 제1 전극(116)을 형성한다. 이어서, 상기 제1 전극(116) 전면에 고유전물질을 침적하여 유전체막(118)을 형성한 후, 그 위에 불순물이 도우프된 폴리실리콘을 침적하여 제2 전극(120)을 형성한다. 다음에, 통상적인 사진식각 공정을 실시하여 상기 제2 전극(120), 유전체막(118) 및 제1 전극(116)을 패터닝함으로써, 각 셀 단위로 분리된 커패시터를 완성한다.Referring to FIG. 1C, the contact hole 115 is formed by removing the interlayer insulating layer 112 on the source region 110 using the photoresist pattern 113 as an etching mask. Subsequently, a polysilicon doped with a conductive material, such as impurities, is deposited on the resultant on which the contact hole 115 is formed, and the first capacitor of the capacitor connected to the source region 110 of the transistor through the contact hole 115. Electrode 116 is formed. Subsequently, a dielectric film 118 is formed by depositing a high dielectric material on the entire surface of the first electrode 116, and then polysilicon doped with impurities is deposited thereon to form a second electrode 120. Next, the second electrode 120, the dielectric film 118, and the first electrode 116 are patterned by performing a conventional photolithography process, thereby completing a capacitor separated in each cell unit.
상술한 종래방법에 의하면, 반도체장치의 집적도를 증가시키기 위해 트랜지스터의 게이트, 소오스 및 드레인영역을 작게 하고자 할 때, 커패시터의 투영면적이 작아져서 커패시턴스를 증가시키기가 어렵다. 통상적으로, 커패시턴스를 증가시키기 위해서는 커패시터의 유전체막 두께를 감소시키거나 유전체막의 면적을 증가시켜야 한다. 상술한 종래방법에서 유전체막의 면적을 증가시키게 되면, 공정이 복잡해질 뿐만 아니라 수직방향으로 커패시터의 크기가 증가하여 후속 배선공정에서 높은 단차로 인해 사진공정이나 식각공정이 어려워지는 문제가 발생한다.According to the conventional method described above, when the gate, source and drain regions of the transistor are to be made small in order to increase the integration degree of the semiconductor device, the projected area of the capacitor is small, making it difficult to increase the capacitance. In general, in order to increase capacitance, it is necessary to reduce the dielectric film thickness of the capacitor or increase the area of the dielectric film. Increasing the area of the dielectric film in the above-described conventional method not only complicates the process but also increases the size of the capacitor in the vertical direction, thereby making it difficult to take a photo process or an etching process due to a high step in a subsequent wiring process.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결하여 커패시터의 면적을 용이하게 증가시킬 수 있는 반도체장치의 커패시터를 제공하는데 있다.Accordingly, an object of the present invention is to provide a capacitor of a semiconductor device capable of easily increasing the area of a capacitor by solving the problems of the conventional method described above.
본 발명의 다른 목적은 상기 커패시터를 제조하는데 특히 적합한 반도체장치의 커패시터 제조방법을 제공하는데 있다.Another object of the present invention is to provide a capacitor manufacturing method of a semiconductor device which is particularly suitable for manufacturing the capacitor.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 형성된 제1 매몰절연층; 제2 개구부를 갖고 상기 제1 매몰절연층 상에 형성된 제2 매몰절연층; 상기 제2 개구부에 연장되며 상기 제2 개구부의 폭보다 좁은 폭을 갖는 제1 개구부를 갖고 상기 제2 매몰절연층 상에 형성된 제3 매몰절연층; 상기 제1 개구부를 갖고 상기 제3 매몰절연층 상에 형성된 실리콘층; 상기 제1 개구부를 갖고 상기 실리콘층 상에 형성된 층간절연막; 상기 제1 및 제2 개구부와 상기 층간절연막 상에 형성된 커패시터의 제1 전극; 및 상기 제1 전극 전면에 유전체막을 개재하여 형성된 커패시터의 제2 전극을 구비하는 것을 특징으로 하는 반도체장치의 커패시터를 제공한다.The present invention to achieve the above object, the first buried insulating layer formed on the semiconductor substrate; A second buried insulating layer having a second opening and formed on the first buried insulating layer; A third buried insulating layer extending on the second opening and having a first opening having a width narrower than the width of the second opening and formed on the second buried insulating layer; A silicon layer having the first opening and formed on the third buried insulating layer; An interlayer insulating film having the first opening and formed on the silicon layer; First electrodes of capacitors formed on the first and second openings and the interlayer insulating film; And a second electrode of a capacitor formed on the entire surface of the first electrode with a dielectric film interposed therebetween.
상기 제2 매몰절연층은 실리콘산화층이고 상기 제1 및 제3 매몰절연층은 실리콘질화층인 것이 바람직하다.Preferably, the second buried insulating layer is a silicon oxide layer and the first and third buried insulating layers are silicon nitride layers.
상기 실리콘층과 층간절연막 사이에, 상기 실리콘층 상에 형성된 소자분리막과 활성영역, 및 상기 활성영역 상에 게이트, 소오스 및 드레인을 갖고 형성된 트랜지스터를 더 구비할 수 있다.A device isolation layer and an active region formed on the silicon layer and a transistor formed on the active region with a gate, a source, and a drain may be further disposed between the silicon layer and the interlayer insulating layer.
상기 트랜지스터의 소오스는 상기 제1 개구부를 통해 커패시터의 제1 전극에 접속된다.The source of the transistor is connected to the first electrode of the capacitor through the first opening.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 제1 매몰절연층, 제2 매몰절연층 및 제3 매몰절연층을 차례로 형성하는 단계; 상기 제3 매몰절연층 상에 실리콘층을 형성하는 단계; 상기 실리콘층 상에 층간절연막을 형성하는 단계; 사진식각 공정으로 상기 층간절연막, 실리콘층, 제3 매몰절연층 및 제2 매몰절연층을 식각하여 제1 개구부를 형성하는 단계; 상기 제1 개구부를 통해 노출된 제2 매몰절연층의 측면부를 습식식각하여, 상기 제1 개구부보다 넓은 폭을 갖는 제2 개구부를 상기 제2 매몰절연층 내에 형성하는 단계; 상기 제1 및 제2 개구부와 층간절연막 상에 커패시터의 제1 전극을 형성하는 단계; 및 상기 제1 전극 전면에 커패시터의 유전체막 및 제2 전극을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다.In order to achieve the above another object, the present invention comprises the steps of: forming a first buried insulating layer, a second buried insulating layer and a third buried insulating layer on a semiconductor substrate; Forming a silicon layer on the third investment insulating layer; Forming an interlayer insulating film on the silicon layer; Forming a first opening by etching the interlayer insulating layer, the silicon layer, the third investment insulating layer, and the second investment insulating layer by a photolithography process; Wet etching a side portion of the second buried insulating layer exposed through the first opening to form a second opening having a width wider than the first opening in the second buried insulating layer; Forming a first electrode of the capacitor on the first and second openings and the interlayer insulating film; And sequentially forming a dielectric film of the capacitor and a second electrode on the front surface of the first electrode.
상기 제1, 제2 및 제3 매몰절연층은 둘 이상의 불순물을 서로 다른 에너지로써 이온주입한 후 열처리를 실시함으로써 형성할 수 있다. 상기 제1 매몰절연층과 제3 매몰절연층은 동일한 물질로 형성하는 것이 바람직하다.The first, second and third buried insulating layers may be formed by performing heat treatment after ion implantation of two or more impurities with different energy. Preferably, the first investment insulating layer and the third investment insulating layer are formed of the same material.
상기 유전체막은 유전율이 다른 두개 이상의 유전물질을 적층하여 형성할 수 있다.The dielectric film may be formed by stacking two or more dielectric materials having different dielectric constants.
상기 층간절연막을 형성하는 단계 전에, 상기 실리콘층 상에 활성영역을 형성하기 위한 소자분리막을 형성하는 단계; 및 상기 실리콘층의 활성영역에, 게이트, 소오스 및 드레인을 갖는 트랜지스터를 형성하는 단계를 더 구비할 수 있다. 또한, 상기 실리콘층은 웨이퍼 본딩 방법으로 형성할 수도 있다.Forming a device isolation film for forming an active region on the silicon layer before forming the interlayer insulating film; And forming a transistor having a gate, a source, and a drain in an active region of the silicon layer. In addition, the silicon layer may be formed by a wafer bonding method.
본 발명에 의하면, SOI 구조의 기판 내에 서로 다른 폭을 갖는 개구부를 형성함으로써, 동일 투영면적에서 보다 넓은 커패시터의 면적을 확보하여 커패시턴스를 용이하게 증가시킬 수 있다.According to the present invention, by forming openings having different widths in the substrate of the SOI structure, it is possible to easily increase the capacitance by ensuring a larger area of the capacitor in the same projection area.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기 전에, 본 발명에서 이용하는 SOI 기술에 대해 상세히 살펴보기로 한다.Hereinafter, the SOI technology used in the present invention will be described in detail before explaining preferred embodiments of the present invention with reference to the accompanying drawings.
SOI는 보다 효과적으로 실리콘기판 상에 형성되는 반도체 소자들을 상호 분리하는 기술로서, 접합 분리(Junction Isolation) 기술보다 빛에 강하고 높은 공급전압에 강한 특성을 나타낸다. 또한 일반적으로, 벌크 실리콘 상에 형성된 소자보다 SOI 상에 형성된 소자가 결과적으로 요구하는 공정수가 작으며, IC칩내에 형성된 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 잇점이 있다. 이러한 소자를 SOI 소자라고 하는데, SOI 소자는 문턱 기울기(Threshold slope)가 크며, 2V까지 저전압하는 경우에도 특성의 저하가 별로없는 장점을 가진다. 또한, 소자열화를 유발하기 어려운 구조로 제작할 수 있기 때문에 높은 수율도 기대할 수 있다.SOI is a technology for more effectively separating semiconductor devices formed on a silicon substrate, and is more resistant to light and more resistant to high supply voltage than Junction Isolation. Also, in general, the number of processes required by the device formed on the SOI is smaller than the device formed on the bulk silicon, and the capacitive coupling between the devices formed in the IC chip is reduced. Such a device is referred to as an SOI device, and the SOI device has a large threshold slope, and even when the voltage is lowered to 2V, there is little deterioration in characteristics. In addition, high yields can also be expected because it can be fabricated in a structure that is difficult to cause device degradation.
제2a도 내지 제2g도는 본 발명에 의한 커패시터의 제조방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor according to the present invention.
제2a도는 매몰절연층들을 형성하기 위한 이온주입 공정을 실시하는 단계를 도시한다. 반도체기판(10)을 준비한 후, 상기 기판(10)에 질소(nitrogen: N), 산소(oxygen: O) 및 질소를 순차적으로 서로 다른 에너지로써 이온주입한다. 구체적으로, 질소를 제1 에너지로 이온주입한 후, 산소를 상기 제1 에너지보다 낮은 제2 에너지로 이온주입하고, 다시 질소를 상기 제2 에너지보다 낮은 제3 에너지로 이온주입한다. 따라서, 상기 기판(10)의 하부로부터 상방향으로 질소가 이온주입된 영역, 산소가 이온주입된 영역, 및 질소가 이온주입된 영역이 순차적으로 형성된다.FIG. 2A shows a step of performing an ion implantation process for forming the buried insulating layers. After preparing the semiconductor substrate 10, nitrogen (N), oxygen (O), and nitrogen are sequentially implanted into the substrate 10 with different energies. Specifically, after ion implanting nitrogen at a first energy, oxygen is ion implanted at a second energy lower than the first energy, and nitrogen is ion implanted at a third energy lower than the second energy. Therefore, a region in which nitrogen is ion implanted, a region in which oxygen is ion implanted, and a region in which nitrogen is ion implanted are sequentially formed from the lower portion of the substrate 10.
제2b도는 제1, 제2 및 제3 매몰절연층(12,14,16)과 실리콘층(18)을 형성하는 단계를 도시한다. 상기 결과물 전면에 열처리 공정을 실시하여 상기 이온주입된 영역들을 확산시킨다. 그 결과, 상기 기판(10)의 하부로부터 상방향으로 순차적으로, 실리콘질화층의 제1 매몰절연층(12), 실리콘산화층의 제2 매몰절연층(14) 및 실리콘질화층의 제3 매몰절연층(16)이 형성된다. 이때, 제3 매몰절연층(16) 위에는 실리콘층(18)이 잔류한다. 만약 잔류되지 않으면 웨이퍼 본딩과 같은 방법에 의해 상기 제3 매몰절연층(16) 상에 실리콘층(18)을 형성한다.FIG. 2B shows the steps of forming the first, second and third buried insulating layers 12, 14 and 16 and the silicon layer 18. FIG. The entire surface of the resultant is heat treated to diffuse the ion implanted regions. As a result, the first buried insulating layer 12 of the silicon nitride layer, the second buried insulating layer 14 of the silicon oxide layer, and the third buried insulating layer of the silicon nitride layer are sequentially formed from the lower portion of the substrate 10 upwardly. Layer 16 is formed. At this time, the silicon layer 18 remains on the third buried insulating layer 16. If not remaining, the silicon layer 18 is formed on the third investment insulating layer 16 by a method such as wafer bonding.
제2c도는 소자분리막(20) 및 게이트(22)를 형성하는 단계를 도시한다. 상기 실리콘층(18) 상에 통상적인 소자분리 공정, 예컨대 실리콘부분산화법(local oxidation of silicon; LOCOS)이나 폴리-버퍼(poly-buffered) LOCOS법을 실시하여 소자분리막(20)을 형성함으로써, 상기 실리콘층(18)에 활성영역과 소자분리영역을 형성한다. 이어서, 상기 소자분리막(20)이 형성된 결과물 상에 열적 산화공정을 실시하여 게이트산화막(21)을 형성한 후, 그 위에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 침적한다. 다음에, 상기 도전물질층을 통상적인 사진식각 공정으로 식각함으로써 게이트(22)를 형성한다.FIG. 2C shows the steps of forming the device isolation film 20 and the gate 22. The device isolation film 20 is formed on the silicon layer 18 by performing a conventional device isolation process, for example, a local oxidation of silicon (LOCOS) or poly-buffered LOCOS method. An active region and an isolation region are formed in the silicon layer 18. Subsequently, a thermal oxidation process is performed on the resultant device on which the device isolation film 20 is formed to form the gate oxide film 21, and then polysilicon doped with a conductive material such as impurities is deposited thereon. Next, the conductive material layer is etched by a conventional photolithography process to form the gate 22.
제2d도는 소오스 및 드레인영역(24)을 형성하는 단계를 도시한다. 상기 게이트(22)가 형성된 결과물 상에 절연물질, 예컨대 고온산화물을 침적한 후 이방성식각하여 상기 게이트(22)의 측벽에 스페이서(23)를 형성한다. 이어서, 상기 스페이서(23)를 이온주입 마스크로 사용하여 N형 또는 P형의 불순물을 이온주입함으로써 소오스 및 드레인영역(24)을 형성한다. 상기 공정의 결과로써, 게이트(22), 소오스 및 드레인(24)을 갖는 트랜지스터가 형성된다.FIG. 2D shows the step of forming the source and drain regions 24. The spacer 23 is formed on the sidewall of the gate 22 by anisotropic etching after depositing an insulating material, for example, a high temperature oxide, on the resultant in which the gate 22 is formed. Subsequently, the source and drain regions 24 are formed by ion implantation of N-type or P-type impurities using the spacer 23 as an ion implantation mask. As a result of the above process, a transistor having a gate 22, a source and a drain 24 is formed.
제2e도는 층간절연막(26)을 형성하는 단계를 도시한다. 상기 트랜지스터가 형성된 결과물 전면에 절연물질을 침적하여 층간절연막(26)을 형성한다. 이어서, 상기 층간절연막(26) 상에, 커패시터의 제1 전극과 트랜지스터의 소오스를 접속시키는 콘택 부위(25)를 개구시키기 위해 포토레지스트 패턴(27)을 형성한다.FIG. 2E shows the step of forming the interlayer insulating film 26. FIG. The interlayer insulating layer 26 is formed by depositing an insulating material on the entire surface of the resultant transistor. Subsequently, a photoresist pattern 27 is formed on the interlayer insulating film 26 to open the contact portion 25 connecting the first electrode of the capacitor and the source of the transistor.
제2f도는 제1 개구부(28) 및 제2 개구부(30)를 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(27)을 식각마스크로 사용하여 상기 층간절연막(26), 실리콘층(18), 제3 매몰절연층(16) 및 제2 매몰절연층(14)을 건식식각함으로써 제1 개구부(28)를 형성한다. 이때, 상기 트랜지스터의 소오스영역(24)이 제1 개구부(28)에 의해 노출된다. 계속해서, 상기 제1 개구부(28)에 의해 노출된 제2 매몰절연층(14)의 측면부를 습식식각함으로써, 상기 제1 개구부(28)의 폭보다 넓은 폭을 갖는 제2 개구부(30)를 상기 제2 매몰절연층(14) 내에 형성한다.FIG. 2F illustrates forming the first opening 28 and the second opening 30. A first opening is formed by dry etching the interlayer insulating layer 26, the silicon layer 18, the third buried insulating layer 16, and the second buried insulating layer 14 using the photoresist pattern 27 as an etching mask. Form 28. At this time, the source region 24 of the transistor is exposed by the first opening 28. Subsequently, by wet etching the side surface portion of the second investment insulating layer 14 exposed by the first opening 28, the second opening 30 having a width wider than the width of the first opening 28 is formed. It is formed in the second buried insulating layer 14.
제2g도는 커패시터를 형성하는 단계를 도시한다. 상기 제1 및 제2 개구부(30)가 형성된 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 침적하여, 상기 트랜지스터의 소오스영역(24)에 접속되는 커패시터의 제1 전극(32)을 형성한다. 상기 제2 개구부(30)를 충분히 활용하기 위하여, 상기 제1 전극(32)은 제2 매몰절연층(14)의 두께보다 훨씬 얇게 형성하는 것이 바람직하다. 이어서, 상기 제1 전극(32) 전면에 유전물질을 침적하여 유전체막(34)을 형성한 후, 그 위에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 침적하여 커패시터의 제2 전극(36)을 형성한다. 이때, 상기 유전체막(34)은 유전율이 다른 둘 이상의 유전물질을 적층하여 형성할 수 있다. 다음에, 통상적인 사진식각 공정을 실시하여 상기 제2 전극(36), 유전체막(34) 및 제1 전극(32)을 패터닝함으로써, 각 셀 단위로 분리된 커패시터를 형성한다.Figure 2g shows the step of forming a capacitor. The first electrode 32 of the capacitor connected to the source region 24 of the transistor is deposited by depositing polysilicon doped with a conductive material such as impurities on the entire surface of the resultant product in which the first and second openings 30 are formed. Form. In order to fully utilize the second opening 30, the first electrode 32 may be formed to be much thinner than the thickness of the second investment insulating insulating layer 14. Subsequently, a dielectric material is deposited on the entire surface of the first electrode 32 to form the dielectric film 34, and then polysilicon doped with a conductive material such as impurities is deposited on the second electrode 36 of the capacitor. To form. In this case, the dielectric layer 34 may be formed by stacking two or more dielectric materials having different dielectric constants. Next, the second electrode 36, the dielectric film 34, and the first electrode 32 are patterned by performing a conventional photolithography process to form a capacitor separated in each cell unit.
상술한 바와 같이 본 발명에 의하면, SOI 구조의 기판 내에 서로 다른 폭을 갖는 개구부들을 형성하여 상기 개구부 영역을 유효 커패시터 면적으로서 활용할 수 있다. 따라서, 동일 투영면적에서 보다 넓은 커패시터의 면적을 확보하여 커패시턴스를 용이하게 증가시킬 수 있다.As described above, according to the present invention, openings having different widths may be formed in a substrate having an SOI structure to utilize the opening area as an effective capacitor area. Therefore, the capacitance can be easily increased by securing a larger capacitor area in the same projection area.
또한, 유효 커패시터 면적의 증가가 주로 수평방향과 제2 개구부(30)의 수직방향으로 이루어지기 때문에, 트랜지스터의 상부에서 수직방향으로의 단차가 크게 증가하지 않아 후속으로 진행되는 금속배선 공정을 신뢰성있게 달성할 수 있다.In addition, since the increase of the effective capacitor area is mainly made in the horizontal direction and the vertical direction of the second opening 30, the step difference from the top of the transistor to the vertical direction does not increase greatly, so that the metal wiring process that proceeds reliably proceeds. Can be achieved.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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