KR20040038606A - 집적유전층 형성을 위한 방법 - Google Patents

집적유전층 형성을 위한 방법 Download PDF

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넬슨로크초우산
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에이에스엠 저펜 가부시기가이샤
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Abstract

본 발명은 다음의 단계를 포함하여 플라즈마 에너지를 이용한 집적유전층의 형성방법을 제공한다. (ⅰ) 제1소스가스 유속의 소스가스와 제1비활성가스 유속의 비활성가스를 포함하는 제1반응가스를 이용하여 기판위에 제1유전층을 증착하는 단계. 여기서 제1비활성가스 유속은 제1소스가스 유속의 40%보다 크지 않다. (ⅱ) 제2소스가스 유속을 갖는 소스가스와 제2비활성가스 유속을 갖는 비활성가스를 포함하는 제2반응가스를 이용하여 제1유전층위에 제2유전층을 연속적으로 증착하는 단계. 여기서 제2비활성가스 유속은 제2소스가스 유속의 40% 또는 그 이상이다.

Description

집적유전층 형성을 위한 방법{METHOD FOR FORMING INTEGRATED DIELECTRIC LAYERS}
본 발명은, 반도체장치에 사용될 수 있는 집적유전층(integrated dielectric layers)을 형성하는 방법에 관한 것으로서, 보다 상세하게는, CVD장비를 이용하여 에칭정지층(etch-stop layers)을 형성하는 것을 포함하는 방법에 관한 것이다.
반도체장치는 유전층에 의해 서로 절연되어 있는 금속층(metal layers)을 포함한다. 장치의 피쳐(feature)가 줄면서 금속층간의 간격도 좁아진다. 이러한 과제를 해결하기 위하여, 통상적인 실리콘다이옥사이드막과 다른 재료를 대체하는 저유전막이 도입되었다. 실리콘다이옥사이드막과 다른 재료는 금속배선(metal line), 즉 금속층을 분리시키는 유전층을 형성하기 위해 상대적으로 높은 유전상수를 가지고 있다.
이러한 과제해결에 적당하다고 여겨지는 재료로는 탄소가 도핑된(carbon-doped) 실리콘다이옥사이드막이 포함된다. 금속배선을 분리하기 위해 이 재료를 사용하면, 장치에서 성장지연(propagation delay), 크로스-토크소음(cross-talk noise), 그리고 동력소산등이 감소된다. 이 막이 실리콘다이옥사이드를 완벽하게 대체하는 것 같지만, 실리콘다이옥사이드막에 대응하지 못하는 다른 막특성들이 있다. 그것은 예를 들면, 탄성모듈러스나 경도를 포함한다. 대부분의 탄소도핑된 막들이 실리콘다이옥사이드에 비해 탄성모듈러스는 14% 그리고 경도는 20%가 낮다. 이러한 점은 웨이퍼가 화학적 기계적 연마(chemical mechanical polishing, CMP), 그리고 오랜시간 지속되는 집적 이슈(issues)를 포함한 패키징(packaging)과 같은 후속공정에 적용될 때 심각한 문제를 가져올 수 있다.
이에 따라, 오랜시간 지속되는 집적 이슈를 회피할 수 있는 높은 모듈러스와 경도를 가지는 막이 필요하게 되었다. 기존의 수단은 소위 "에칭 정지 없는 집적"(no etch-stop integration)인데, 이 수단은 이어지는 금속트렌치(metaltrench)에칭 공정중에 비아홀(via holes)의 구석에 대한 강력한 공격이 발생하여 성공적이지 못하다.
마이크로전자 제조내에서 원하는 특성의 상감법(damascene)구조를 형성하기 위한 다양한 상감방법이 마이크로전자 제조분야에서 보고되고 있다. 예를 들어, 상감방법은, 이에 한정되지는 않으나, 다음에서 밝히는 방법을 포함하며, 그 내용은 온전한 참조로 본 발명에 포함된다.
(1) 미국특허 제 6,100,184호는 구리가 포함되며 인접하는 패턴이 형성된(patterned) 도체 상호연결(interconnect)을 형성하는 듀얼 상감방법을 개시하고 있다. 또한, 상대적으로 낮은 유전상수의 유전재료로 형성된 유전층을 통과하여 형성된 해당 비아(via)와 인접하는 해당 트렌치내에 패턴이 형성된(patterned) 도체 스터드층(stud layer)을 형성하는 방법도 나타내고 있다. 이에 의해 하부에 형성된 구리를 포함한 도체층과 접촉한다. 여기서 도체 배리어/에칭정지층은 하부에 형성된 구리를 함유한 도체층의 위쪽 표면만을 선택적으로 패시베이션(passivation)하려는 목적으로 사용된다.
(2) 미국특허 제 6,140,226호는 인접하는 패턴이 형성된 도체 상호연결을 형성하는 듀얼 상감방법을 나타내고 있다. 또한, 상대적으로 낮은 유전상수의 유전재료로 형성된 유전층을 통과하여 형성된 해당 비아(via)와 인접하는 해당 트렌치내에 패턴이 형성된 도체 스터드층을 형성하는 방법도 나타내고 있다. 여기서, 측벽 라이너(liner)층은 인접하여 비아를 형성할 때 측면(lateral) 에칭으로부터 트랜치의 사이드월을 패시베이션하려는 목적으로 사용된다.
(3) 미국특허 제 6,177,364호는 인접하는 패턴이 형성된 도체 상호연결을 형성하는 듀얼 상감방법을 나타내고 있다. 또한, 상대적으로 낮은 유전상수의 플로로실리케이트글래스(fluorosilicate glass, FSG)로 형성된 유전층을 통과하여 형성된 해당 비아와 인접하는 해당 트렌치내에 패턴이 형성된 도체 스터드층을 형성하는 방법도 나타내고 있다. 여기서, 수소-질소 플라즈마처리는 인접하는 패턴이 형성된 도체 상호연결과 패턴이 형성된 도체 스터드층이 형성되기에 앞서 해당 비아에 인접하는 해당 트렌치내에서 유전층의 측벽 표면을 패시베이션하려는 목적으로 사용된다.
(4) 미국특허 제 6,211,092호는 듀얼 상감방법을 위한 듀얼상감법 구멍(aperture)을 유전층을 통과하여 형성하는데 사용되는 카운터보어 (counterbore)타입의 유전 에칭방법을 제시하고 있다. 여기서, 카운터보어타입의 유전에칭방법은 유전층을 통과하는 비아를 처음 형성할 때 복수의 에칭단계를 사용한다.
마이크로전자 제조의 분야에서, 상대적으로 낮은 유전상수의 유전물질로 형성된 마이크로전자 유전층사이에 각각 끼어있는(interposed) 패턴이 형성된 마이크로전자 도체층을 제공하는데 사용되는 추가적인 상감방법과 물질이 기대되고 있다. 이에 의해 마이크로전자 유전층에 손상을 감소시킬 수 있다.
시판중인 모든 저유전상수막은 이에 따라 제조되었으며, 다이아몬드 인덴테이션(indentation)방법(예를 들어 MTS가 제조한 나노-인덴터)으로 측정한 결과 10GPa이하의 탄성모듈러스를 갖는다.
따라서 본 발명의 목적은, CMP나 패키징(packaging)과 같은 후속 공정에 대하여 기존 방법과 기존의 막에 비해 큰 장점을 갖는 방법과 막을 제공하는 것이다.
도 1은 본 발명에 사용될 수 있는 CVD장치의 개략도,
도 2는 본 발명에 따라 기판 위에 형성된 적층구조를 나타내는 실시예의 단면도,
도 3은 본 발명에 따른 적층구조내에서 비아홀의 형성을 나타내는 실시예의 단면도,
도 4는 본 발명에 따른 적층구조내에서 트렌치의 형성을 나타내는 실시예의 단면도,
도 5는 구리로 채워진 트렌치를 나타내는 실시예의 단면도이다.
기존의 집적방법은 아래에 더 설명되어 있다. 트랜치 전에 비아가 형성되는 기존의 듀얼상감법 기술을 구현함에 있어, 에칭정지층은 덮혀진(capped) 금속 피쳐(metal feature)의 위에 있는(overlying) 제1유전층의 위와 아래에 형성된다. 에칭정지층은 전형적으로 실리콘 옥사이드, 실리콘 나이트리드(silicon nitride), 실리콘 옥시나이트리드(silicon oxynitride), 실리콘 카바이드(silicon carbide)로 형성된다. 이들 물질은 후에 에칭정지층위에 증착되며 위에 있는(overlying) 제2유전층에 대한 높은 에칭선택도로 인해 선택된 것이다. 따라서, 제2유전층은 에칭정지층위쪽에 증착된다. 포토레지스트 마스크는 그 뒤에 제2유전층위에 형성되고, 비등방성(anisotropic)에칭이 제1유전층과 제2 유전층을 관통하는 바이어를 형성하기 위해 수행되고 아래쪽의 에칭정지층에서 정지된다. 그 후에 배리어 안티-리플렉티브 코팅(barrier anti-reflective coating)이 비아를 채우면서(동일화와 평탄화) 트랜치 패턴이 제2유전위에 형성된다. 트랜치 비등방성 에칭은 트랜치를 형성하기 위하여 수행되며 위쪽 에칭정지층(에칭정지층은 제2유전층의 아래에 있으며 따라서 "중간" 에칭정지층으로 불린다)에서 정지된다. 마지막으로, 포토레지스터는 기존의 애싱(ashing)공정에 의하여 제거되고, 구리 금속화(Cu metallization)가 시작된다.
축소화(miniaturization)가 이에 따르는 금속배선의 사이즈감소와 함께 빠르게 진행될수록 중간(interlining) 재료의 ILD 유전상수가 매우 중요하다. 사이즈 감소의 예를 들면, 금속배선의 폭은 0.25마이크론 또는 그 이하이거나 0.1 마이크론 또는 그 이하이다. 에칭정지층의 유전상수도 또한 중요하다. 따라서, 금속배선과 같은 금속 피쳐(feature)를 높은 차원정확도와 낮으면서 효율적인 유전상수값을 가지면서 형성할 수 있는 연결(interconnection)방법론이 필요하다.
본 발명은 이러한 복잡한 집적문제에 대한 해결책을 제공한다.
본 발명에 있어서 기판(substrate)위에 에칭예정층(layer-to-be-etched)과 에칭정지층을 포함하는 적층된 구조를 형성하는 방법이 제공된다. 실시예에서, 이 방법은 다음의 단계를 포함한다; (ⅰ) 반응기내에 소스가스와 비활성가스를 포함하는 반응가스를 도입하는 단계. 상기 소스가스는 실리콘과 탄소를 포함하며 소스가스 유속을 갖는다. 상기 비활성 가스는 소스가스 유속의 40% 또는 그 이상의 유속을 갖는다; (ⅱ) 가열된 기판-지지부재위에 장착된 기판의 업스트림에 존재하는 반응가스공간에 플라즈마 에너지를 적용하는 단계; (ⅲ) 플라즈마 에너지를 이용하여 반응가스로부터 기판위에 에칭정지층을 형성하는 단계; 그리고 (ⅳ) 기판위에 최소한 하나의 에칭예정층을 형성함으로써 적층된 구조를 형성하는 단계. 위에서, 적층된 구조는 듀얼 상감법 구조일 수 있다.
소스가스는 SiαOα-1R2α-β+2(OCnH2n+1)β일수 있다. 여기서 α는 1-3사이의 정수이며 β는 1-3사이의 정수, n은 1-3사이의 정수, 그리고 R은 Si에 붙은 C1-6하이드로카본이다. 바람직한 실시예에서, 소스가스는 디메칠-디메톡시실란(dimetyl-dimethoxy silane)이다.
본 발명의 위 실시예에 따라서, 에칭정지층은 비활성가스의 유속을 바꿈으로써 형성될 수 있다. 에칭정지층을 형성하는 단계와 에칭예정층을 형성하는 단계는 진공을 파괴하지 않으면서 같은 챔버내에서 연속적으로 수행될 수 있다. 이 점은 반도체 장비제조에 큰 이점이 될 수 있다. 또한, 에칭정지층을 형성하는 단계와 에칭예정층을 형성하는 단계는 동일한 소스가스와 비활성가스를 사용할 수 있다.
비활성가스의 유속이 크면, 얻어지는 막의 밀도가 높아진다. 즉, 뛰어난 경도와 뛰어난 에칭처리 저항을 보인다. 따라서, 에칭정지층을 형성하는 단계의 비활성가스 유속은 에칭예정층을 형성하는 단계에서보다 클 수 있다. 또한, 에칭예정층을 형성하는 단계에서, 비활성가스의 유속은 소스가스 유속의 40%보다 크지 않은데, 이로써 다른 특성을 갖는 두가지 막을 생산할 수 있다. 에칭예정층은 절연체로 작용할 수 있고 에칭정지층은 마스크(mask)로 작용할 수 있다. 따라서,에칭정지층을 형성하는 단계는 에칭정지층의 유전상수가 3.0 또는 이 이하가 되도록 맞추어진 조건하에서 수행될 수 있다.
실시예에서, 플라즈마 에너지는 샤워해드(showerhead)와 수용기(susceptor)사이에 적용될 수 있다. 샤워해드와 수용기는 각각 상부 전극과 하부 전극으로 작용할 수 있으며 기판은 수용기위에 장착된다.
또한 반응가스는 반응가스를 반응기내에 도입하는 단계에 앞서 원격플라즈마챔버내에서 플라즈마에너지로 인해 여기(excited)되어 있을 수 있다.
소스가스 유속은 실시예에서 50sccm 내지 200sccm의 범위일 수 있다.
방법은 또한 홀(hole)을 형성하기 위해 에칭정지층을 제외한 에칭예정층을 에칭하는 단계와 구리로 홀을 채우는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에서, 유전막집적의 방법이 제공되어 있다. 실시예에서, 이 방법은 다음의 단계를 포함한다: (ⅰ) 소스가스와 비활성가스를 포함하는 제1반응가스를 사용하여 제1유전층을 증착하는 단계. 여기서, 소스가스는 Si, C, O를 포함하며 제1소스가스 유속으로 공급되며, 비활성가스는 제1비활성가스 유속으로 공급된다. 여기서, 제1비활성가스 유속은 제1소스가스 유속의 40%를 넘지 않으며, 상기 제1반응가스는 플라즈마 에너지로 인해 여기(excited)되어 있다; (ⅱ) 소스가스와 비활성가스를 포함하는 제2반응가스를 사용하여 제1유전층 위에 제2유전층을 계속적으로 증착하는 단계. 여기서 여기서, 소스가스는 Si, C, O를 포함하고 제2소스가스 유속으로 공급되며, 비활성가스는 제2비활성가스 유속으로 공급된다. 여기서, 제2비활성가스의 유속은 제2소스가스 유속의 40%를 넘지 않으며, 상기 제2반응가스는 플라즈마 에너지로 인해 여기(excited)되어 있다; 위에서 소스가스는 알킬 유기 실리케이트(alkyl organic silicate)일 수 있다. 또한, 제1유전층과 제2유전층은 실시예에서 탄소가 도핑된(carbon doped) 실리콘 옥사이드로 만들어질 수 있다.
제1유전층은 내부금속유전(inter metal dielectric, IMD)층으로 작용할 수 있다. 제2유전층은 IMD 에칭정지층이나 화학적 기계적 연마 덮개층(cap layer)으로 작용할 수 있다.
위의 실시예에 따르면, 제1유전층과 제2유전층은 12GPa 또는 그 이하의 모듈러스, 13GPa 또는 그 이상의 모듈러스를 각각 가질 수 있다: 또한, 제1유전층과 제2유전층은 2.0GPa 또는 그 이하의 경도, 2.0GPa 또는 그 이상의 경도를 각각 가질 수 있다. 따라서, 제1유전층과 제2유전층은 각각 효과적으로 절연체와 에칭정지제로 작용할 수 있다.
유전층은 Si-O 결합에 C가 결합되고 C에는 H가 결합되는 무정형(amorphous)구조를 가질 수 있다.
본 발명의 제1관점에 대해, 제1유전층을 형성하는 단계와 제2유전층을 형성하는 단계는 진공을 파괴하지 않거나, 적어도 반응기로부터 기판을 빼내지(unload) 않고 같은 챔버내에서 연속적으로 수행될 수 있다. 실시예에서 이 방법은 CVD 챔버내에서 수행될 수도 있다. 또한, 제1유전층을 형성하는 단계와 제2유전층을 형성하는 단계는 동일한 소스가스와 비활성가스를 사용할 수 있다. 제1소스가스와 제2소스가스의 유속은 독립적으로 50sccm 내지 200sccm의 범위일 수 있다. 제2유전층을 생성하는 단계는 상기 층의 유전상수가 3.0 또는 그 이하가 되도록 조정된 조건하에서 수행될 수 있다.
또 다른 실시예에서, 제1반응가스와 제2반응가스는 기판공정이 일어나는 반응기의 업스트림에 위치하는 원격 플라즈마 챔버에서 플라즈마 에너지로 먼저 여기될 수 있다.
본 발명을 요약하고 본 발명이 종래기술에 대하여 갖는 이점을 정리하기 위하여, 본 발명의 목적과 장점을 위에서 설명하였다. 물론 그와 같은 목적이나 이점이 본 발명의 어떤 특정한 실시예에 의해서 모두 이루어질 수 있는 것이 아니라는것을 이해하여야 한다. 따라서, 예를 들어, 당업자는 여기에 제시된 다른 목적이나 이점을 필수적으로 얻지 않고, 여기에 제시된 하나의 이점이나 여러 이점을 얻기 위해서 본 발명이 구체화되거나 실시될 수 있음을 인식할 것이다.
다른 면에서, 본 발명의 특징과 이점은 다음에 설명되는 바람직한 실시예의 설명에 의해 더욱 분명해질 것이다.
위에서 설명되었듯이, 본 발명은 여러가지 적용에 맞추어 질수 있다.
실시예에서, 본 발명은 유전상수가 3.0이하로 낮으며 탄성모듈러스와 경도가 각각 12GPa이상과 2.1GPa이상인 유전막을 증착하는 방법을 제공한다. 이 막은 듀얼상감법 구조 형성에서 에칭정지막으로 특히 유용하다. 유전상수가 3.5이하인 저유전상수막은 실리콘 카바이드 막과 같이 유전율값(k value)이 4.9인 기존의 에칭정지막에 대하여 뛰어난 이점을 가진다.
실시예에서, SiCO막이 실리콘 기판위에 형성될 때, Si(OCH3)2(CH3)2와 헬륨(He)의 혼합가스가 공급된다. 혼합가스에서 Si(OCH3)2(CH3)2와 헬륨(He)가스의 유속은 예를 들어, 혼합가스에서 Si(OCH3)2(CH3)240%이상의 설정값을 사용하여 조정된다. 플라즈마 에너지에 의하여 기판위에 박막(thin film)이 형성된다. 다른 실시예에서, 테트라메칠실란(Si(CH3)4) 또는 트리메칠실란(SiH(CH3)3)가 SiCO 막 형성에 채용될 수 있다.
예를 들어, 실시예에서, 막형성은 다음의 조건에서 수행될 수 있다.
- 헬륨 : 40%이상의 Si(OCH3)2(CH3)2비
- 27.12MHz = 1400-1800W 또는 400KHz 고주파전력과의 조합
- 압력 = 560Pa
- 전극 간격 = 24mm
- 기판 온도 = 370-380℃
바람직한 실시예에서 CVD 장치는 반응챔버에서 거리를 두고 위치하는 원격 플라즈마 챔버가 있고, 반응챔버와 원격 플라즈마 방출 에너지를 연결하는 파이핑(piping)이 있다. 이는 도 1을 참조하여 설명될 것이다.
도 1은 본 발명의 실시예에 따른 플라즈마 CVD장치예의 개략적인 단면도이다. 플라즈마 CVD장치(1)는 반도체 웨이퍼와 같은 기판(9)위에 박막을 형성하는데 사용되며 다음을 포함한다. 반응챔버(2), 반도체웨이퍼(9)를 지지하며 반응챔버내에 있는 지지부재(3), 지지부재(3)에 마주보게 위치하며 반도체웨이퍼(9)위에 균일하게 반응가스를 제트 분사(jet out)해주기 위한 샤워해드(4), 반응챔버로부터 처리된 반응가스와 부산물을 배출하기 위한 배출구(20), 그리고 원격 플라즈마 방출 챔버(13)이다. 원격 플라즈마 방출 챔버(13)는 반응챔버(2)와 거리를 두고 위치하며, 샤워해드(4)와는 파이핑(14)과 밸브(15)로 연결되어 있다. 원격 플라즈마 방출 챔버(13)는 지정된 주파수의 고주파수(radio-frequency. RF) 진동 출력 에너지를 사용하여 활성종(active species)을 생성하며, 파이핑(14)은 활성종에 의해 부식되지 않는 물질로 제작된 특징이 있다.
반응챔버(2)내에 있으며 반도체 웨이퍼(9)의 자리를 잡아주는 지지부재(3)는 알루미늄합금의 양극처리된(anodized) 알루미늄으로 제조되며 플라즈마 방출 전극의 한쪽을 구성하기 위하여 접지(27)되어 있다. 도시된 실시예의 반응 챔버(2)는 인-시츄(in-situ) 플라즈마 생성(챔버내에서의 플라즈마 생성)을 위해 형성된 플라즈마 CVD 챔버이다. 도시된 지지부재(3)안에, 고리형상의 가열기(26)가 묻혀(embedded) 있으며 반도체 웨이퍼의 온도는 온도제어기(도시되지 않음)를 사용하여 미리 정해진 온도로 조절된다. 지지부재(3)는 지지 피스톤(29)을 사용하여 지지부재(3)를 위아래로 움직이는 드라이빙장치(25)에 연결되어 있다.
반응기 챔버(2)내에, 샤워해드(4)가 지지부재(3)를 마주보는 위치에 설치되어 있다. 샤워해드(4)에서, 수천개의 미세홀(fine hole)이 반도체 웨이퍼(9)위에 반응가스를 주입하기 위하여 설치되어 있다. 샤워해드는 매칭 회로(matching circuit)를 통하여 RF 진동기(8)와 전기적으로 연결되어 있으며 플라즈마 방출을 위한 다른 전극을 구성한다. 샤워해드(4)로부터 막 형성에 사용되는 반응가스를 가져오기 위하여, 반응 가스 도관(conduit,11)이 파이핑(14)에 연결되어 있다. 가스도관(11)의 수는 하나로 제한되지 않는다. 반응가스의 타입에 따라, 필요한 수의 도관(11)이 설치될 수 있다. 가스 도관(11)의 한쪽 끝은 반응가스를 들어오게 하는 가스흡입포트(5)를 구성하며 다른 쪽 끝은 반응가스를 샤워해드(4)로 나가게 하는 가스출구포트(7)를 구성한다. 반응가스도관(11)의 중간에 질량흐름제어기(도시되지 않음)와 밸브(6)가 위치해 있다.
반응챔버(2)의 옆 벽에는 배출구(20)가 있다. 배출구(20)는 파이핑(17)을 통하여 진공배출펌프(17)와 연결되어 있다. 배출구(20)와 진공펌프사이에, 전도성-제어 밸브(conductance-controlling valve, 21)가 반응챔버(2)내의 압력을 조절하기위하여 제공된다. 전도성-제어 밸브(21)는 외부의 조절기에 전기적으로 연결되어 있다.
추가적으로, 바람직하게는 반응챔버(2)내의 압력을 측정하기 위한 압력계(28a)가 제공된다. 이 압력계는 조절기(28)에 전기적으로 연결되어 있다.
2001년 1월 18일에 출원된 미국출원 제 09/764,523에서 개시된 CVD 장치는 본 발명에서 사용될 수 있고, 그 내용은 본 발명에 온전한 참조로써 포함된다.
다음은 웨이퍼(9)위에 형성된 본 발명의 저유전율-고모듈러스 막의 형성 실시예를 설명한다.
첫째로, 반응챔버(2)내부는 외부진공펌프(도시되지 않음)에 의해 배출구(20)를 통하여 배출되어 진공이 된다. 반응챔버내의 압력은 전도성-제어 밸브(21)의 열림정도를 조절하여 500Pa 내지 700Pa(500Pa 내지 600Pa을 포함하여)의 범위에서 조절될 수 있다. 다음으로, 가열기(26)에 의해 가열된 지지부재(3)가 온도제어기(도시되지 않음)를 사용하여 반도체 웨이퍼(9)의 온도를 지정된 온도(기판의 온도로 측정됨)인 300℃ 내지 450℃, 바람직하게는 325℃ 내지 375℃의 범위에서 제어한다.
그 후에, 비활성가스가 디메칠-디메톡시 실란(DMSMOS,Si(OCH3)2(CH3)2)과 같은 액체 소스가스의 40% 또는 그 이상의 비율로 반응 챔버내로 들어간다. 예를 들어 DMDMOS가 100sccm이면 비활성가스 유속은 40sccm 또는 그 이상이며, 바람직하게는 70sccm 또는 그 이상(DMDMOS유속의 70% 또는 그 이상)이다. 위에서, 실시예에서, 직경 200nm 반도체 기판을 처리하기 위하여, DMDMOS 유속은 50sccm 또는 그 이상, 바람직하게는 100sccm 또는 그 이상(300sccm포함), 더욱 바람직하게는 100sccm에서 200sccm이다. 직경 300nm와 같이 더 큰 기판을 처리하려면 소스가스 유속도 이에 따라(예를 들어, 직경의 증가에 비례적으로) 증가한다.
실시예에서, 고모듈러스층을 위한 비활성가스 흐름은 소스가스 흐름의 40% 또는 그 이상이다. 예를 들면 45%, 50%, 60%, 65%, 70%, 75%, 80%, 90%, 100%, 110%, 120%, 150%, 170%, 200%, 250%, 300%, 그리고 앞의 값들 사이의 범위이다.
고모듈러스층과 기존 타입의 유전층을 결합할 때는, 기존 타입의 유전층을 위한 비활성가스의 흐름은 40%를 넘지 않는다. 예를 들면, 35%, 30%, 25%, 20%, 15%, 10%, 5%, 0%, 그리고 이 값들 사이의 범위이다.
소스가스로서, 분자구조의 Si, C, H, O를 포함하는 가스를 포함하여 저유전율막을 위한 어떠한 적당한 재료도 사용될 수 있다. 예를 들어 SiαOα-1R2α-β+2(OCnH2n+1)β의 구조를 가진 실리콘-포함 하이드로카본이 사용될 수있다. 여기서 α는 1-3사이의 정수이며 β는 1-3사이의 정수, n은 1-3사이의 정수, 그리고 R은 Si에 붙은 C1-6하이드로카본이다. 저유전율막은 도핑되지 않은 실리콘 글라스(NSG), 인-도핑된 실리콘 글라스(PSG), 보론 인-도핑된 실리콘 글라스(boron phosphate-doped silicon glass, BPSG), 불소-도핑된 실리콘글라스(fluorine-doped silicon glass, FSG), 실리콘-포함 탄소 화합물, 유기 실리콘(organo silicon), 또는 실록산 고분자등으로 만들어 질 수 있다. 실록산 폴리머는 2002년 9월 24일에 발행된 미국특허 제 6,455,445호, 2002년 4월 5일에 발행된 미국특허 제 6,352,945호, 2002년 5월 7일 발행된 제 6,383,955호, 2002년 6월 25일 발행된 미국특허 제 6,410,463호, 2002년 8월 13일에 발행된 미국특허 제 6,432,846호에 개시된 바와 같이 유용하게 사용될 수 있으며, 이 특허들은 본 발명에 또한 사용가능한 재료 가스를 개시하고 있다. 각각의 미국 특허출원은 온전한 참조로서 본 발명에 결합된다.
비활성가스로는 He, Ar, Ne, Kr 각각이나 이들의 혼합물이 사용될 수 있다. He이나 Ar는 고모듈러스 막을 증착하는데 사용되는 것이 바람직하다. He과 Ar의 혼합물은 더 높은 경도를 가지는 저유전율막을 얻는데 효과적이다. 가스는 밸브(6)를 지난 후 가스 출구포트(7)를 통해 샤워해드(4)로 흘러들어 가기 전에 흡입포트(5)에서나 흡입포트(5)전에서 먼저 믹싱될 수 있다. 믹싱은 액체상태나 가스상태에서 수행된다.
예를 들어, 27MHz의 RF나 27MHz 내지 400MHz사이의 RF를 믹싱한 전력이 RF 소스(8)에 의해 샤워해드(4)에 적용된다. 예를 들어 반응챔버내에 플라즈마 방출(discharge)을 생성하려면, 27MHz RF 전력이 샤워해드(4)에 적용되는데, 이 힘은 대략적으로 1000W(2.63W/cm2) 내지 3000W(7.90W/cm2)이고, 바람직하게는 1500W(3.95W/cm2) 내지 2000W(5.26W/cm2) 이다. 또 다른 실시예에서, 13.56MHz RF전력, 13.56MHz와 350KHz 내지 500KHz사이의 RF가 믹싱된 RF 전력, 27.12MHz와 350MHz 내지 500MHz사이의 RF가 믹싱된 RF전력이 플라즈마 생성에 사용될 수 있다. 실시예에서, 27.12MHz와 400KHz가 믹싱된 RF 전력이 상부 전극에 적용될 때, 27.12MHz 전력은 500W내지 3000W이고 400KHz 전력은 100W 내지 1000W의 범위일 수 있다. 다른 실시예에서, 27.12MHz 전력은 1000W 내지 2000W, 400KHz 전력은 150W 내지 500W의 범위일 수 있다. 또한, 실시예에서, 13.56MHz와 400KHz가 믹싱된 RF 전력이 위쪽 전극에 적용될 때, 13.56MHz는 500W 내지 2000W, 400KHz는 100W 내지 1000W의 범위일 수 있다. 또 다른 실시예에서, 13.56MHz는 750W 내지 1500W, 400KHz는 200W 내지 500W의 범위일 수 있다. 추가적으로, 13.56MHz는 플라즈마 생성을 위하여 단독으로 사용될 때, 그 RF 전력은 500W 내지 3000W, 바람직하게는 750W 내지 1500W의 범위로 설정할 수 있다. 전력은 변할 수 있으며, 위의 값에 한정되지 않는다. 그리고 전력은 반응가스의 타입, 기판의 크기, CVD장비의 타입, 플라즈마처리의 조건등에 의존한다.
저유전율층은 플라즈마 CVD(RP-CVD와 PECVD를 포함하여)와 열(thermal) CVD를 포함하는 어떠한 적당한 방법으로도 증착될 수 있다. 앞에서 언급한 미국특허에서 개시된 방법은 참조로서 결합되며, 본 목적을 위하여 사용될 수 있다.
각각의 변수는 다양한 크기의 기판이나 반응챔버에 증착되도록 최적화되어 있다.
이 결과로, 플라즈마 반응 영역(domain)은 샤워해드(4)와 지지부재(3)사이의 공간에 형성된다. 샤워해드(4)는 반응 챔버(2)내의 인-시츄 플라즈마 생성을 위한하나의 전극으로 작용하며, 지지부재(3)는 다른 하나의 전극으로 작용한다. 영역내의 반응가스의 분자는 플라즈마에너지로 인해 활성화되고 이온화된다. 이온화된 분자는 반도체 기판(9)위의 화학반응을 일으키며, 높은 경도를 가진 저유전율막이 형성된다.
CDO(carbon-doped oxide) 저유전율막(기존 타입의 막, 즉 불충분한 경도를 가진 막)은 다음의 특성을 가진다.
- 경도 < 2.0GPa(1.7 내지 2.0 GPa을 포함)
- 탄성 모듈러스 < 11GPa(9 내지 11GPa을 포함)
- 유전율값 < 2.9 (2.7 내지 2.9를 포함)
저유전율-고경도(low-k hard)막의 실시예는 다음과 같은 특성을 가진다.
- 경도 > 2.0GPa (2.0 내지 2.5GPa을 포함)
- 탄성 모듈러스 > 12GPa(11 내지 15GPa을 포함)
- 유전율값 < 3.0 (2.8 내지 3.0을 포함)
위에서, 경도는 다이아몬드 인덴테이션 방법에 따라 측정될 수 있다. 탄성 모듈러스는 다이아몬드 인덴테이션 방법에 따라 측정될 수 있다.
본 발명에서, CDO 저유전율막과 저유전율고경도(low-k hard)막의 두께 일정도(uniformity)는 1σ에서 3%이하이며, 이는 LSI장치의 요구사항을 만족한다.
실시예에서, 위에서, CDO 저유전율막은 소스가스 유속의 40%보다 낮은 유속으로 He을 액체 소스가스로 흘려줌으로써 형성될 수 있다. 공정시간에 근거해 막이 원하는 두께에 도달하며, 헬륨 플로우는 40% 또는 그 이상으로 증가할 수 있고, 이에 의해 기존타입 저유전율막의 윗부분에 고모듈러스막이 형성된다. 따라서, 진공을 파괴하지 않고 인-시츄로 하드 마스크(hard mask)가 형성된다. 비활성가스의 유속이 소스가스 유속의 40% 또는 그 이상이면, 막의 밀도가 증가하고, 경도의 증가를 가져오게 된다. 적층된 구조는 집적방법에 따라 변할 수 있고, 의도된 사용을 위한 어떠한 적당한 구조도 형성될 수 있다. CDO 저유전율막은 금속배선사이에 형성될 수 있는 절연체로 사용될 수 있으며, 고모듈러스막은 적층된 구조에서 비아홀(via hole)같은 홀을 형성할 때 에칭정지제(etch stopper)로 사용될 수 있다. 하지만, 의도된 사용은 위의 내용에 한정되지 않으며, 예를 들어, CDO 저유전율막은 다중-레벨 IMD를 위해 사용될 수 있으며, 고모듈러스막은 CMP 덮개(cap)와 중간(intermediate) 에칭정지로 사용될 수 있다.
박막형성 공정의 종료에 있어, 밸브(6)가 잠겨지고 동시에 게이트 밸브(18)가 열려진다. 자동운반로보트(도시되지 않음)가 처리된 반도체 웨이퍼(9)를 개구부(19)를 통해 인접하는 운반챔버(도시되지 않음)로 운반한다. 반응챔버(2)가 진공으로 되고 모두 제거된 뒤에, 운반챔버로부터 처리되지 않는 반도체 웨이퍼가 운반되어 들어오고, 게이트 밸브(18)가 닫아지고, 위의 순서가 반복된다.
위 내용에 추가적으로, 본 발명은 다양한 막형성공정을 형성하는데 적용될 수 있다.
도 2에서, 층(201)은 기저(underlying)층이다. 층(201)은 Si-기판이거나 텅스텐 플러그(tungsten plug)와 유전성옥사이드로 구성된 FEOL(front end of line)장치일 수 있다. 층(201)의 위쪽에, 고경도막층(202)이 0.02 내지 0.09㎛의두께(0.05 내지 0.07㎛를 포함한다)로 증착될 수 있다. 그 후에, 기존 타입의 저유전율 막이, 예를 들어 층(203)으로 표시된 CDO막이, 0.3 내지 0.8㎛의 두께(0.4 내지 0.6㎛를 포함한다)로 증착된다. 제2고경도막층(204)이 층(203)위에 0.02 내지 0.10㎛의 두께(0.04 내지 0.05㎛를 포함한다)로 에칭정지층으로 형성된다. 마지막으로, 기존 타입의 저유전율막(205)이 0.3 내지 0.5㎛의 두께(0.4㎛를 포함한다)로 증착되고, 0.02 내지 0.1㎛의 두께(0.05 내지 0.07㎛를 포함한다)의 제3고경도막층의 형성이 뒤따른다. 이렇게 하여 증착단계가 완료된다. 제1고경도막층(202), 제2고경도막층(204), 그리고 제3고경도막층(206)의 제법은 같을 수도 있고 다를 수도 있다. 예를 들어, 각각의 고경도막의 경도는 증착이 진행될 때 비활성가스의 유속을 감소시킴으로서 간단히 변화시킬 수 있는데, 제1고경도막의 경도는 마지막 고경도막의 경도보다 크다. 고경도막층의 갯수는 하나, 둘, 셋에 한정되지 않으며, 반도체장비의 의도하는 사용목적에 따라 3개 이상이 될 수 있다. 또한, 적층구조는 본 실시예에 한정되지 않으며, 층들이 다른 층과 서로의 위에 적층되는 위의 실시예와 같은 다중-단계 DD(듀얼 상감법)구조를 포함한다.
모든 막들이 공정가스유속이나 RF전력를 변화시킴으로서 단일의 CVD 챔버내에서 증착될 수 있으며, 또한 CVD 챔버에서 꺼내지 않고 계속적으로 증착할 수 있다. 또한, 기존 타입의 저유전율막을 고경도막층에 사용되는 소스가스와 같은 소스가스로부터 형성한다면, 듀얼상감법 구조는 비활성가스 흐름을 바꿈으로써 쉽게 형성될 수 있다.
예를 들어, 층 201, 202, 203, 204, 205, 그리고 206은 웨이퍼를 꺼내지 않고 한번의 장착으로 순서적으로 형성될 수 있다. 이것은 다중단계증착방법을 사용함으로써 달성될 수 있다.
이러한 방법은 기계의 처리량을 증가시키고 가스소비를 줄일 수 있다.
고경도막의 기능은 도 3을 참조로 더 설명된다. 듀얼상감구조를 형성하는 과정에서, 비아퍼스트에치(via first etch)방법을 사용하면, 비아(207)는 예를 들어 반응성 이온 에칭(reactive ion etching, RIE)에 의해 형성될 수 있다. 따라서, 고경도막(202)는 에칭공정중에 에칭정지층으로 작용할 수 있다. 비아의 형성은 트렌치퍼스트(trench first)방법에 의하여도 달성될 수 있다. 비아의 폭은 0.09 내지 0.25㎛(0.13 내지 0.18㎛를 포함한다)일 수 있다.
도 3에서 나타내는 단계뒤에 도 4에서 나타내는 트렌치(208)의 형성이 온다. 트렌치의 폭은 0.10 내지 0.28㎛(0.01 내지 0.18㎛를 포함한다)의 범위일 수 있다. 이 공정에서, 층(204)은 트렌치 RIE를 위해 부분적으로 에칭정지층으로 작용할 수 있다. 이에 더하여, 고경도막(204)이 또한 코너(209)가 심하게 기우는 것을 방지하여, 듀얼상감법구조를 좋게 만든다. 도 4에서, 고경도막(206)의 목적은 다음과 같다; 듀얼상감법구조의 형성 뒤에, CMP에서 마지막단계로 구리공정이 개시된다. 층(206)은 CMP공정에서 구리의 과연마(over-polishing)중에 발생할 수 있는 유전막의 과도한 손실을 방지하는 희생층(sacrificial layer)으로 작용한다. 위에서 설명한 에칭공정들은 어떠한 적당한 방법으로도 달성될 수 있다.
도 5에서, 구리(210)의 최종구조는 층(206)이 제거된 듀얼상감법구조안에 놓여진다. 위에서 설명했듯이, 층(206)을 희생층으로 사용함으로서, 구리디싱(dishing,211)이 최소화 될 수 있다. 이로써, 과연마도중에 CMP 공정을 개선시킬 수 있다. 또한, 희생층(206)은 스크래치, 층의 갈라짐(delamination), 파티클과 같은 CMP 결함으로부터 장비를 보호해 준다.
다음의 참고문헌은 관련기술을 개시한 것이고 참조로서 여기에 결합된다. US 2002/0011210A1,"Semiconductor-Processing Device Provided With A Remote Plasma Source For Self-Cleaning"; US 6350670B1."Method For Making A Semiconductor Device Having A Carbon Doped Oxide Insulating Layer"; US 6316063B1,"A Method For Preparing Carbon Doped Oxide Insulating Layers"; US 6348725B2,"Plasma Processes For Depositing Low Dielectric Constant Films"; US 6440838, "Dual damascene structure emplying laminated intermediate etch-stop layer"; 그리고 US6440861, "Method of forming dual damascene structure".
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 정신을 벗어남이 없이 다양한 변형이 가능하다는 것을 알 수 있을 것이다. 그러므로 본 발명의 실시예는 단지 예시를 위한 것이므로 본 발명의 범위를 제한하려는 것은 아니다.
본 발명에 따르면, 실시예에서, 듀얼상감법구조에서 저유전율막만이 연속으로 사용되는데, 여기서 층의 유전율값은 기존구조의 에칭정지제에 비교하여 매우 낮다. 또한, 절연막과 에칭정지막이 단일 CVD 챔버에서 연속적인 순서에 의해 형성될 수 있다. 실시예에서, 에칭정지제의 에칭속도는 절연막의 에칭속도의 1/10 또는 그 이하이다.

Claims (26)

  1. 기판위에 에칭정지층(etch-stop layer)과 에칭예정층(layer-to-be etched)을 포함하는 적층구조를 형성하는 방법에 있어서,
    반응기내로 소스가스와 비활성가스를 포함하는 반응가스를 도입하는 단계. 여기서 상기 소스가스는 실리콘과 탄소를 포함하고 소스가스 유속을 가지고, 상기 비활성가스는 상기 소스가스 유속의 40% 또는 그 이상이다;
    가열된 기판-지지부재에 장착된 기판의 업스트림에 존재하는 반응가스공간에 플라즈마 에너지를 적용하는 단계;
    상기 플라즈마 에너지로 상기 반응가스로부터 에칭정지층을 형성하는 단계;
    상기 기판위에 최소한 하나의 에칭예정층을 형성하여 적층구조를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 적층구조가 듀얼상감법 구조체(dual damascene structure)인 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 소스가스가 SiαOα-1R2α-β+2(OCnH2n+1)β이며 α는 1-3사이의 정수, β는 1-3사이의 정수, n은 1-3사이의 정수, 그리고 R은 Si에 붙은 C1-6하이드로카본임을 특징으로 하는 방법.
  4. 제 3항에 있어서,
    상기 소스가스는 디메틸-디메톡시 실란(dimethyl-dimethoxy silane)임을 특징으로 하는 방법
  5. 제 1항에 있어서,
    상기 에칭정치층을 형성하는 단계와 상기 에칭예정층을 형성하는 단계는 진공을 파괴하지 않고 같은 챔버내에서 연속적으로 수행됨을 특징으로 하는 방법.
  6. 제 1항에 있어서,
    상기 에칭정치층을 형성하는 단계와 상기 에칭예정층을 형성하는 단계는 동일한 소스가스와 동일한 비활성가스를 사용함을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 에칭정지층을 형성하는 단계에서의 상기 비활성가스 유속은 상기 에칭예정층을 형성하는 단계에서의 유속보다 큰 것을 특징으로 하는 방법.
  8. 제 7항에 있어서,
    상기 에칭예정층을 형성하는 단계에서 상기 비활성가스 유속은 소스가스 유속의 40%보다 크지 않음을 특징으로 하는 방법.
  9. 제 1항에 있어서,
    상기 에칭정치층을 형성하는 단계는 상기 에칭정치증의 유전상수가 3.0 또는 그 이하가 되도록 조절된 조건에서 수행됨을 특징으로 하는 방법.
  10. 제 1항에 있어서,
    상기 플라즈마 에너지는 샤워해드(showerhead)와 수용기(susceptor)사이에 적용되며, 상기 샤워해드와 상기 수용기는 각각 상부전극과 하부전극으로 작용하며, 상기 기판은 상기 수용기위에 장착됨을 특징으로 하는 방법.
  11. 제 1항에 있어서,
    상기 반응가스가 상기 반응기내로 도입되는 단계 전에 원격 플라즈마 챔버에서 플라즈마 에너지로 상기 반응가스가 여기됨을 특징으로 하는 방법.
  12. 제 1항에 있어서,
    상기 소스가스 유속이 50sccm 내지 200sccm사이의 범위내인 것을 특징으로 하는 방법.
  13. 제 1항에 있어서,
    홀을 형성하기 위해 상기 에칭정지층을 제외한 상기 에칭예정층을 에칭하는 단계와;
    상기 홀을 구리로 채우는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 유전막집적방법에 있어서,
    Si, C, O, H를 포함하며 제1소스가스 유속을 갖는 소스가스와 제1비활성가스유속을 갖는 비활성가스를 포함하는 제1반응가스를 이용하여 기판위에 제1유전층을 증착하는 단계;
    Si, C, O, H를 포함하며 제2소스가스 유속을 갖는 소스가스와 제2비활성가스유속을 갖는 비활성가스를 포함하는 제2반응가스를 이용하여 상기 제1유전층위에 제2유전층을 연속적으로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
    여기서 제1비활성가스 유속은 제1소스가스 유속의 40%보다 크지 않으며 상기 제1소스가스는 플라즈마 에너지로 여기 되었으며, 제2비활성가스 유속은 제2소스가스 유속의 40%보다 크지 않으며 상기 제2소스가스는 플라즈마 에너지로 여기 되어 있다.
  15. 제 14항에 있어서,
    상기 소스가스는 알킬 유기 실리케이트(alkyl organic silicate)임을 특징으로 하는 방법.
  16. 제 14항에 있어서,
    상기 제1유전층과 상기 제2유전층은 탄소가 도핑된 실리콘 옥사이드임을 특징으로 하는 방법.
  17. 제 14항에 있어서,
    상기 제1유전층과 상기 제2유전층은 각각 12GPa 또는 그 보다 낮은 모듈러스와 13GPa 또는 그 보다 높은 모듈러스를 가짐을 특징으로 하는 방법.
  18. 제 14항에 있어서,
    상기 제1유전층은 2.0GPa 또는 그 보다 낮은 경도를 가지며, 상기 제2유전층은 2.0GPa 또는 그 보다 높은 경도를 가짐을 특징으로 하는 방법.
  19. 제 14항에 있어서,
    상기 제1유전층은 절연체이고, 상기 제2유전층은 에칭정지제임을 특징으로 하는 방법.
  20. 제 14항에 있어서,
    상기 제1유전층을 형성하는 단계와 상기 제2유전층을 형성하는 단계는 진공을 파괴하지 않고 같은 챔버내에서 연속적으로 수행함을 특징으로 하는 방법.
  21. 제 14항에 있어서,
    CVD챔버내에서 수행됨을 수행됨을 특징으로 하는 방법.
  22. 제 14항에 있어서,
    제1유전층을 형성하는 단계와 제2유전층을 형성하는 단계는 동일한 소스가스와 동일한 비활성가스를 사용함을 특징으로 하는 방법.
  23. 제 14항에 있어서,
    상기 제2유전층이 형성되는 단계는 상기 제2유전층의 유전상수가 3.0 또는 그 이하가 되도록 조절된 조건에서 수행됨을 특징으로 하는 방법.
  24. 제 14항에 있어서,
    상기 제1반응가스와 상기 제2반응가스가 상기 기판이 처리되고 있는 반응기의 업스트림에 위치하는 원격 플라즈마 챔버에서 플라즈마 에너지로 먼저 여기됨을 특징으로 하는 방법.
  25. 제 14항에 있어서,
    상기 제1소스가스와 상기 제2소스가스의 유속이 독립적으로 50sccm 내지200sccm의 범위임을 특징으로 하는 방법.
  26. 제 14항에 있어서,
    상기 제1유전층을 형성하는 단계와 상기 제2유전층을 형성하는 단계는 CVD반응기로부터 기판을 꺼내지 않고 단일의 CVD 챔버내에서 연속적으로 수행함을 특징으로 하는 방법.
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