KR20040038314A - 에너지 회수장치 및 이를 이용한 에너지 회수방법 - Google Patents
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Abstract
본 발명은 부품수를 저감할 수 있도록 한 에너지 회수장치에 관한 것이다.
본 발명의 에너지 회수장치는 패널의 제 1 및 제 2전극에 등가적으로 형성되는 패널 커패시터와, 제 1 및 제 2전극 어느 한쪽에만 설치되어 패널 커패시터에 의해 충/방전되는 소스 커패시터를 구비한다.
Description
본 발명은 에너지 회수장치 및 이를 이용한 에너지 회수방법에 관한 것으로 특히, 부품수를 저감할 수 있도록 한 에너지 회수장치 및 이를 이용한 에너지 회수방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.
이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드는 다시 초기화 기간, 어드레스 기간, 서스테인 기간 및 소거기간으로 분할되어 구동된다.
여기서, 초기화 기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인 기간에 발생된 서스테인 방전을 소거하는 기간이다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 제 1전극(12Y) 및 제 2전극(12Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2는 서스테인 방전 전압을 회수하기 위하여 설치되는 에너지 회수장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 에너지 회수장치(30,32)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 여기서, 패널 커패시터(Cp)는 제 1전극(Y)과 제 2전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1에너지 회수장치(30)는 제 1전극(Y)에 서스테인펄스를 공급한다. 제 2에너지 회수장치(32)는 제 1에너지 회수장치(30)와 교번되게 동작하면서 제 2전극(Z)에 서스테인펄스를 공급한다.
종래의 에너지 회수장치(30,32)의 구성을 제 1에너지 회수장치(30)를 참조하여 설명하기로 한다. 제 1에너지 회수장치(30)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2,S4)를 구비한다.
제 2 스위치(S2)는 서스테인 전압원(Vs)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1내지S4)는 전류의 흐름을 제어한다.
한편, 제 1및 제 2스위치(S1,S2)와 인덕터(L)의 사이에는 각각 설치된 제 5 및 제 6 다이오드(D5,D6)는 전류가 역방향으로 흐르는 것을 방지한다.
도 3은 제 1에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인턱터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 두배인 Vs 전압이 충전된다.
T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 서스테인 전압원(Vs)의 전압이 제 1전극(Y)에 공급된다. 제 1전극(Y)에 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.
T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 제 1전극(Y)은 T3의 기간동안 서스테인 전압원(Vs)의 전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 제 1전극(Y) 및 제 2전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.
한편, 제 2에너지 회수장치(32)는 도 4와 같이 제 1에너지 회수장치(30)와 교번적으로 동작하면서 패널 커패시터(Cp)에 구동전압을 공급하게 된다. 따라서, 패널 커패서터(Cp)에는 도 4와 같이 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급되게 된다. 이와 같이 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급됨으로써 방전셀들에서 서스테인 방전이 일어나게 된다.
하지만, 이와 같은 종래의 에너지 회수장치(30,32)들은 제 1전극(Y) 측에 설치된 제 1에너지 회수장치(30) 및 제 2전극(Z) 측에 설치된 제 2에너지 회수장치(32)가 각각 동작함으로써 많은 회로부품들(스위칭소자등)이 필요하게 되고, 이에 따라 제조비용이 상승되는 문제점이 있다. 아울러, 에너지 회수장치(30,32)에 많은 회로부품들이 설치되면 많은 소비전력이 소모되게 된다.
따라서, 본 발명의 목적은 부품수를 저감할 수 있도록 한 에너지 회수장치 및 이를 이용한 에너지 회수방법을 제공하는 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 서스테인 방전 전압을 회수하기 위하여 설치되는 에너지 회수장치를 나타내는 회로도.
도 3은 도 2에 도시된 스위치들의 턴-온 및 턴-오프 타이밍을 나타내는 타이밍도.
도 4는 도 2에 도시된 에너지 회수장치에 의하여 공급되는 서스테인 펄스를 나타내는 도면.
도 5는 본 발명의 제 1실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 6은 도 5에 도시된 스위치들의 턴-온 및 턴-오프 타이밍을 나타내는 타이밍도.
도 7은 도 5에 도시된 에너지 회수장치에서 제 1전극에 서스테인 펄스가 공급되는 과정을 나타내는 회로도.
도 8은 도 5에 도시된 에너지 회수장치에서 제 1전극에 서스테인 전압이 공급되는 과정을 나타내는 회로도.
도 9는 도 5에 도시된 에너지 회수장치에서 제 2전극에 서스테인 펄스가 공급되는 과정을 나타내는 회로도.
도 10은 도 5에 도시된 에너지 회수장치에서 제 2전극에 서스테인 전압이 공급되는 과정을 나타내는 회로도.
도 11은 도 5에 도시된 소스 커패시터에 에너지가 충전되는 과정을 나타내는 회로도.
도 12는 도 5에 도시된 소스 커패시터에 충전된 에너지가 방전되는 과정을 나타내는 회로도.
도 13은 본 발명의 제 2실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 14는 도 13에 도시된 스위치들의 턴-온 및 턴-오프 타이밍을 나타내는 타이밍도.
도 15는 도 13에 도시된 에너지 회수장치에서 제 1전극에 서스테인 펄스가 공급되는 과정을 나타내는 회로도.
도 16은 도 13에 도시된 에너지 회수장치에서 제 1전극에 서스테인 전압이 공급되는 과정을 나타내는 회로도.
도 17은 도 13에 도시된 에너지 회수장치에서 제 2전극에 서스테인 펄스가 공급되는 과정을 나타내는 회로도.
도 18은 도 13에 도시된 에너지 회수장치에서 제 2전극에 서스테인 전압이 공급되는 과정을 나타내는 회로도.
도 19는 도 13에 도시된 소스 커패시터에 에너지가 충전되는 과정을 나타내는 회로도.
도 20는 도 13에 도시된 소스 커패시터에 충전된 에너지가 방전되는 과정을 나타내는 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판12Y : 제 1전극
12Z : 제 2전극14,22 : 유전체층
16 : 보호막18 : 하부기판
20X : 어드레스전극24 : 격벽
26 : 형광체층30,32,38,40,50,52 : 에너지 회수장치
상기 목적을 달성하기 위하여 본 발명의 에너지 회수장치는 패널의 제 1 및 제 2전극에 등가적으로 형성되는 패널 커패시터와, 제 1 및 제 2전극 어느 한쪽에만 설치되어 패널 커패시터에 의해 충/방전되는 소스 커패시터를 구비한다.
상기 소스 커패시터는 한 서브필드에서 한 번 충/방전된다.
상기 소스 커패시터는 한 서브필드에서 첫번째 서스테인펄스가 공급될 때 방전되고, 마지막 서스테인 펄스가 공급될 때 충전된다.
상기 패널 커패시터의 제 1전극과 서스테인 전압원 사이에 설치되는 제 1스위치와, 패널 커패시터의 제 1전극과 기저전압원 사이에 설치되는 제 2스위치와, 패널 커패시터의 제 2전극과 서스테인 전압원 사이에 설치되는 제 3스위치와, 패널 커패시터의 제 2전극과 기저전압원 사이에 설치되는 제 4스위치와, 제 1 및 제 4스위치 각각에 병렬로 설치되는 제 1다이오드, 제 2다이오드, 제 3다이오드 및 제 4다이오드를 구비한다.
상기 패널 커패시터의 제 1전극으로부터 방전되는 전압을 상기 패널 커패시터의 제 2전극으로 공급하기 위한 제 1전류패스와, 패널 커패시터의 제 2전극으로부터 방전되는 전압을 패널 커패시터의 제 1전극으로 공급하기 위한 제 2전류패스를 구비한다.
상기 제 1전류패스는 패널 커패시터의 제 1전극 및 제 2전극 사이에 설치되는 되는 제 5다이오드, 제 1인덕터, 제 2인덕터 및 제 6스위치이다.
상기 제 1전류패스에 의하여 패널 커패시터의 제 2전극으로 전류가 공급된 후 제 3스위치 및 제 2스위치가 턴-온되어 패널 커패시터의 제 2전극으로 서스테인 전압원의 전압을 공급한다.
상기 제 2전류패스는 제 6스위치와 병렬로 접속된 제 6다이오드, 제 2인덕터, 제 1인덕터 및 제 5다이오드와 병렬로 접속된 제 5스위치이다.
상기 제 2전류패스에 의하여 패널 커패시터의 제 1전극으로 전류가 공급된 후 제 1스위치 및 제 4스위치가 턴-온되어 패널 커패시터의 제 1전극으로 서스테인 전압원의 전압을 공급한다.
상기 제 1 내지 제 6다이오드는 제 1 내지 제 6스위치들의 내부 다이오드이다.
상기 제 1 내지 제 6다이오드는 제 1 내지 제 6스위치들 각각에 병렬로 설치된다.
제 1전류패스는 패널 커패시터의 제 1전극 및 제 2전극 사이에 설치되는 제 1인덕터, 제 5다이오드, 제 5스위치, 제 6스위치 및 제 2인덕터이다.
상기 제 2전류패스는 제 2인덕터, 제 7다이오드, 제 6스위치, 제 8다이오드 및 제 1인덕터이다.
상기 제 1 및 제 2인덕터는 라인의 인덕턴스를 등가적으로 나타낸 것이다.
상기 제 1 및 제 2인덕터는 추가로 설치되는 회로소자이다.
본 발명의 에너지 회수방법은 소스 커패시터는 한 서브필드에서 한 번 충/방전을 한다.
상기 서브필드에서 첫 번째 서스테인 펄스가 공급될 때 소스 커패시터가 방전되는 단계와, 서브필드에서 마지막 서스테인 펄스가 공급될 때 소스 커패시터가 충전되는 단계를 포함한다.
상기 서브필드의 첫 번째 서스테인 펄스 및 마지막 서스테인 펄스를 제외한 나머지 서스테인 펄스가 공급될 때 패널 커패시터가 충/방전된다.
상기 소스 커패시터는 플라즈마 디스플레이 패널에 하나만 설치된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 5 내지 도 20을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 제 1실시예에 의한 에너지 회수장치를 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 제 1실시예에 의한 PDP는 패널 커패시터(Cp)를 사이에 두고 서로 상이하게 설치되는 제 1에너지 회수장치(38) 및 제 2에너지 회수장치(40)를 구비한다. 여기서, 패널 커패시터(Cp)는 제 1전극(Y)과 제 2전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1 및 제 2에너지 회수장치(38,40)는 전기적으로 접속되어 패널 커패시터(Cp)에 교번적으로 서스테인펄스를 공급한다.
제 1에너지 회수장치(38)는 주사 구동부에 설치되고, 제 2에너지 회수장치(40)는 유지 구동부에 설치된다. 여기서, 제 1에너지 회수장치(38) 및 제 2에너지 회수장치(40)는 주사 구동부 및 유지 구동부 중 어느 하나에 설치될 수 있다.
제 1에너지 회수장치(38)는 패널 커패시터(Cp)와 서스테인 전압원(Vs) 사이에 설치되는 제 1스위치(S1)와, 패널 커패시터(Cp)와 기저전압원 사이에 설치되는 제 2스위치(S2)와, 패널 커패시터(Cp)와 기저전압원 사이에 설치되는 제 5스위치(S5), 제 2인덕터(L2), 소스 커패시터(Cs) 및 제 7스위치(S7)와, 소스 커패시터(Cs)와 제 2에너지회수장치(40) 사이에 설치되는 제 6스위치(6) 및 제 1인덕터(L1)를 구비한다.
제 1 및 제 2인덕터(L1,L2)는 라인에 형성된 인덕턴스 성분을 등가적으로 나타낸 것이다. 다시 말하여, 제 1 및 제 2인덕터(L1,L2)는 라인의 인덕턴스를 등가적으로 나타낸 가상 인덕턴스이다. 여기서, 제 1 및 제 2인덕터(L1,L2)는 회로부품을 이용하여 추가적으로 설치될 수 있다.
제 2에너지 회수장치(40)는 패널 커패시터(Cp)와 서스테인 전압원(Vs) 사이에 설치되는 제 3스위치(S3) 및 패널 커패시터(Cp)와 기저전압원 사이에 설치되는 제 4스위치(S4)를 구비한다.
이와 같은 본 발명의 제 1실시예에 의한 제 1 및 제 2에너지 회수장치(38,40)에 포함되는 부품들은 도 2에 도시된 종래의 에너지 회수장치들(30,32) 보다 그 수가 감소되게 된다.
소스 캐패시터(Cs)는 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)로 재공급한다. 이와 같은 소스 커패시터(Cs)는 한 서브필드 기간동안 한번 충/방전된다. 다시 말하여, 소스 커패시터(Cs)는 맨 처음 서스테인펄스가 공급될 때 방전되고, 맨 마지막 서스테인 펄스가 공급될 때 충전된다.
제 1 내지 제 7스위치(S1 내지 S7)들은 턴-온 및 턴-오프되면서 전류의 흐름을 제어한다. 이와 같은 제 1 내지 제 7스위치(S1 내지 S7)들에는 각각 병렬로 다이오드(D1 내지 D7)들이 접속된다. 다이오드들(D1 내지 D7)은 제 1 내지 제 7스위치(S1 내지 S7)의 내부 다이오드들로 이용될 수 있다. 또한, 다이오드들(D1 내지 D7)은 외부 다이오드들로 이용될 수 있다. 한편, 스위치들(S1 내지 S7)은 반도체 스위치 소자 예를 들면, MOS FET, IGBT, SCR, BJT 등의 반도체 스위치 소자로 사용된다.
도 6은 도 5에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 인가되는 전압을 나타내는 타이밍도 및 파형도이다.
도 6을 참조하면, 먼저 패널 커패시터(Cp)에 Vs의 전압이 충전되어 있다고 가정한다.
T1 기간에는 제 5스위치(S5)가 턴-온된다. 제 5스위치(S5)가 턴-온되면 도 7과 같이 패널 커패시터(Cp)의 제 2전극(Z), 제 6다이오드(D6), 제 1인덕터(L1), 제 2인덕터(L2) 및 제 5스위치(S5)를 경유하여 패널 커패시터(Cp)의 제 1전극(Y)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)에 충전된 Vs의 전압은 패널 커패시터(Cp)의 제 1전극(Y)으로 공급된다. 다시 말하여, T1 기간에는 패널 커패시터(Cp)에 충전된 전압을 이용하여 제 1전극(Y)으로 상승 서스테인펄스를 공급하게 된다.
T2 기간에는 제 1스위치(S1) 및 제 4스위치(S4)가 턴-온된다. 제 1스위치(S1) 및 제 4스위치(S4)가 턴-온되면 도 8과 같이 서스테인 전압원(Vs), 제 1스위치(S1), 패널 커패시터(Cp), 제 4스위치(S4) 및 기저전위로 이어지는 전류통로가 형성된다. 즉, T2 기간에는 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)의 제 1전극(Y)으로 공급된다. 제 1전극(Y)으로 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해주는 구동전력이 최소화된다.
T3 기간에는 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 도 9와 같이 패널 커패시터(Cp)의 제 1전극(Y), 제 5다이오드(D5), 제 2인덕터(L2), 제 1인덕터(L1) 및 제 6스위치(S6)를 경유하여 패널 커패시터(Cp)의 제 2전극(Z)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)에 충전된 Vs의 전압은 패널 커패시터(Cp)의 제 2전극(Z)으로 공급된다. 다시 말하여, T3 기간에는 패널 커패시터(Cp)에 충전된 전압을 이용하여 제 2전극(Z)으로 상승 서스테인펄스를 공급하게 된다.
T4 기간에는 제 2스위치(S2) 및 제 3스위치(S3)가 턴-온된다. 제 2 및 제 3스위치(S2,S3)가 턴-온되면 도 10과 같이 서스테인 전압원(Vs), 제 3스위치(S3), 패널 커패시터(Cp), 제 2스위치(S2) 및 기저전위로 이어지는 전류통로가 형성된다. 즉, T4 기간에는 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)의 제 2전극(Z)으로 공급된다. 제 2전극(Z)으로 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T3기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해주는 구동전력이 최소화된다. 실제로, 제 1전극(Y) 및 제 2전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T4 기간이 주기적으로 반복되면서 얻어지게 된다.
한편, 본 발명에서는 한 서브필드의 첫번째 서스테인 펄스의 전압은 소스 커패시터(Cs)로부터 공급된다. 또한, 소스 커패시터(Cs)는 한 서브필드의 마지막 서스테인 펄스가 공급될 때 충전된다.
이와 같은 과정을 상세히 설명하면, 먼저 한 서브필드의 마지막 서스테인 펄스가 공급될 때 제 7스위치(S7)가 턴-온된다. 제 7스위치(S7)가 턴-온되면 도 11고 같이 패널 커패시터(Cp)의 제 1전극(Y), 제 5다이오드(D5), 제 2인덕터(L2), 소스 커패시터(Cs), 제 7스위치(S7) 및 제 4다이오드(D4)를 경유하여 패널 커패시터(Cp)의 제 2전극(Z)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 공급되고, 이에 따라 소스 커패시터(Cs)가 충전되게 된다.
한편, 한 서브필드에서 첫번째 서스테인 펄스가 공급될 때 제 5스위치(S5)및 제 4스위치(S4)가 턴-온된다. 제 5스위치(S5) 및 제 4스위치(S4)가 턴-온되면 도 12와 같이 소스 커패시터(Cs), 제 2인덕터(L2), 제 5스위치(S5), 패널 커패시터(Cp), 제 4스위치(S4) 및 제 7다이오드(D7)를 경유하여 소스 커패시터(Cs)로 이어지는 전류패스가 형성된다. 이때, 소스 커패시터(Cs)로부터 방전되는 전압은 패널 커패시터(Cp)의 제 1전극(Y)으로 공급된다.
즉, 본 발명의 제 1실시예에서는 첫번째 서스테인펄스 및 마지막 서스테인펄스가 공급될 때 소스 커패시터(Cs)가 방전 및 충전되고, 그 외의 경우에는 도 6에 도시된 T1 내지 T4의 과정을 거치면서 전압을 공급하게 된다. 또한, 본 발명의 제 1실시예에서는 소스 커패시터(Cs)를 이용하여 첫번째 서스테인 펄스를 공급하기 때문에 안정적인 에너지 회수동작을 보장할 수 있다.
도 13은 본 발명의 제 2실시예에 의한 에너지 회수장치를 나타내는 회로도이다.
도 13을 참조하면, 본 발명의 제 2실시예에 의한 PDP는 패널 커패시터(Cp)를 사이에 두고 서로 상이하게 설치되는 제 1에너지 회수장치(50) 및 제 2에너지 회수장치(52)를 구비한다. 여기서, 패널 커패시터(Cp)는 제 1전극(Y)과 제 2전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1 및 제 2에너지 회수장치(50,52)는 전기적으로 접속되어 패널 커패시터(Cp)에 교번적으로 서스테인펄스를 공급한다.
제 1에너지 회수장치(50)는 주사 구동부에 설치되고, 제 2에너지 회수장치(52)는 유지 구동부에 설치된다. 여기서, 제 1에너지 회수장치(50) 및 제2에너지 회수장치(40)는 주사 구동부 및 유지 구동부 중 어느 하나에 설치될 수 있다.
제 1에너지 회수장치(50)는 패널 커패시터(Cp)와 서스테인 전압원(Vs) 사이에 설치되는 제 1스위치(S1)와, 패널 커패시터(Cp)와 기저전압원 사이에 설치되는 제 2스위치(S2)와, 기저전압원에 접속되는 소스 커패시터(Cs)와, 소스 커패시터(Cs)와 패널 커패시터(Cp) 사이에 설치된 제 2인덕터(L2), 제 2인덕터(L2)와 소스 커패시터(Cs) 사이에 설치되는 제 2다이오드(D2) 및 제 6다이오드(D6)와, 제 2다이오드(D2)와 병렬로 접속된 제 4다이오드(D4)와, 제 2다이오드(S2) 및 제 4다이오드(D4) 사이에 설치된 제 5스위치(S5)와, 제 5스위치(S5)와 소스 커패시터(Cs) 사이에 설치된 제 5다이오드(D5)와, 제 6다이오드(D6)와 제 2에너지 회수장치(52) 사이에 설치되는 제 1다이오드(D1) 및 제 1인덕터(L1)와, 제 1다이오드(D1)와 병렬로 접속되는 제 3다이오드(D3) 및 제 6스위치(S6)를 구비한다.
제 1 및 제 2인덕터(L1,L2)는 라인에 형성된 인덕턴스 성분을 등가적으로 나타낸 것이다. 다시 말하여, 제 1 및 제 2인덕터(L1,L2)는 라인의 인덕턴스를 등가적으로 나타낸 가상 인덕턴스이다. 한편, 제 1 및 제 2인덕터(L1,L2)는 회로부품을 이용하여 추가적으로 설치될 수 있다.
제 2에너지 회수장치(52)는 패널 커패시터(Cp)와 서스테인 전압원(Vs) 사이에 설치되는 제 3스위치(S3)와 패널 커패시터(Cp)와 기저전압원 사이에 설치되는 제 4스위치(S4)를 구비한다.
소스 커패시터(Cs)는 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)로 재공급한다. 이와 같은 소스 커패시터(Cs)는 한 서브필드 기간동안 한번 충/방전된다. 다시 말하여, 소스 커패시터(Cs)는 맨 처음 서스테인펄스가 공급될 때 방전되고, 맨 마지막 서스테인 펄스가 공급될 때 충전된다.
제 1 내지 제 6스위치(S1 내지 S6)들은 턴-온 및 턴-오프되면서 전류의 흐름을 제어한다. 이와 같은 제 1 내지 제 6스위치(S1 내지 S6)들에는 각각 병렬로 다이오드들(D7 내지 D12)이 접속된다. 다이오드들(D7 내지 D12)은 제 1 내지 제 6스위치(S1 내지 S6)의 내부 다이오드들로 이용될 수 있다. 또한, 다이오드들(D7 내지 D12)은 외부 다이오드들로 이용될 수 있다. 한편, 스위치들(S1 내지 S6)은 반도체 스위치 소자 예를 들면, MOS FET, IGBT, SCR, BJT 등의 반도체 스위치 소자로 사용된다.
또한, 제 1에너지 회수장치(50)에는 제 1 내지 제 6다이오드(D1 내지 D6) 들이 설치된다. 제 1 내지 제 6다이오드(D1 내지 D6)들은 외부 다이오들로 제 1에너지 회수장치(50)에 실장되게 된다. 이와 같은 제 1 내지 제 6다이오드(D1 내지 D6)들은 전류의 흐름을 제어한다.
도 14는 도 13에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 인가되는 전압을 나타내는 타이밍도 및 파형도이다.
도 14를 참조하면, 먼저 패널 커패시터(Cp)에 Vs의 전압이 충전되어 있다고 가정한다.
T1 기간에는 제 5스위치(S5)가 턴-온된다. 제 5스위치(S5)가 턴-온되면 도15와 같이 패널 커패시터(Cp)의 제 2전극(Z), 제 1인덕터(L1), 제 1다이오드(D1), 제 4다이오드(D4) 및 제 2인덕터(L2)를 경유하여 패널 커패시터(Cp)의 제 1전극(Y)으로 이어지는 전류 패스가 형성된다. 이때, 패널 커패시터(Cp)에 충전된 Vs의 전압은 패널 커패시터(Cp)의 제 1전극(Y)으로 공급된다. 다시 말하여, T1 기간에는 패널 커패시터(Cp)에 충전된 전압을 이용하여 제 1전극(Y)으로 상승 서스테인펄스를 공급하게 된다.
T2 기간에는 제 1스위치(S1), 제 4스위치(S4)가 턴-온된다. 제 1 및 제 4스위치(S1,S4)가 턴-온되면 도 16과 같이 서스테인 전압원(Vs), 제 1스위치(S1), 패널 커패시터(Cp), 제 4스위치(S4) 및 기저전위로 이어지는 전류통로가 형성된다. 즉, T2 기간에는 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)의 제 1전극(Y)으로 공급된다. 제 1전극(Y)으로 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해주는 구동전력이 최소화된다.
T3 기간에는 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 도 17과 같이 패널 커패시터(Cp)의 제 1전극, 제 2인덕터(L2), 제 2다이오드(D2), 제 6스위치(S6), 제 3다이오드(D3) 및 제 1인덕터(L1)를 경유하여 패널 커패시터(Cp)의 제 2전극(Z)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)에 충전된 Vs의 전압은 패널 커패시터(Cp)의 제 2전극(Z)으로 공급된다. 다시 말하여, T3기간에는 패널 커패시터(Cp)에 충전된 전압을 이용하여 제 2전극(Z)으로 상승 서스테인펄스를 공급하게 된다.
T4 기간에는 제 2스위치(S2) 및 제 3스위치(S3)가 턴-온된다. 제 2스위치(S2) 및 제 3스위치(S3)가 턴-온되면 도 18과 같이 서스테인 전압원(Vs), 제 3스위치(S3), 패널 커패시터(Cp), 제 2스위치(S2) 및 기저전위로 이어지는 전류통로가 형성된다. 즉, T4 기간에는 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)의 제 2전극(Z)으로 공급된다. 제 2전극(Z)으로 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다.
한편, 패널 커패시터(Cp)의 전압은 T3기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해주는 구동전력이 최소화된다. 실제로, 제 1전극(Y) 및 제 2전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T4 기간이 주기적으로 반복되면서 얻어지게 된다.
한편, 본 발명에서는 한 서브필드의 첫번째 서스테인 펄스의 전압은 소스 커패시터(Cs)로부터 공급된다. 또한, 소스 커패시터(Cs)는 한 서브필드의 마지막 서스테인 펄스가 공급될 때 충전된다.
이와 같은 과정을 상세히 설명하면, 먼저 한 서브필드의 마지막 서스테인 펄스가 공급될 때 제 5스위치(S5)가 턴-온된다.(이때, 패널 커패시터(Cp)의 제 1전극(Y)으로부터 전류가 공급된다.) 제 5스위치(S5)가 턴-온되면 도 19와 같이 패널 커패시터(Cp)의 제 1전극(Y), 제 1인덕터(L1), 제 2다이오드(D2), 제5스위치(S5), 제 5다이오드(D5), 소스 커패시터(Cs) 및 제 10다이오드(D10)를 경유하여 패컬 커패시터(Cp)의 제 2전극(Z)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 공급되고, 이에 따라 소스 커패시터(Cs)가 충전되게 된다.
한편, 한 서브필드에서 첫번째 서스테인 펄스가 공급될 때 제 5스위치(S5) 및 제 4스위치(S4)가 턴-온된다. 제 5스위치(S5) 및 제 4스위치(S4)가 턴-온되면 도 20과 같이 소스 커패시터(Cs), 제 6다이오드(D6), 제 5스위치(D5), 제 4다이오드(D4), 제 2인덕터(L2), 패널 커패시터(Cp), 제 4스위치(S4)를 경유하여 소스 커패시터(Cs)로 이어지는 전류패스가 형성된다. 이때, 소스 커패시터(Cs)로부터 방전되는 전압은 패널 커패시터(Cp)의 제 1전극(Y)으로 공급된다.
즉, 본 발명의 제 2실시예에서는 첫번째 서스테인펄스 및 마지막 서스테인펄스가 공급될 때 소스 커패시터(Cs)가 방전 및 충전되고, 그 외의 경우에는 도 14에 도시된 T1 내지 T4의 과정을 거치면서 전압을 공급하게 된다. 또한, 본 발명의 제 2실시예에서는 소스 커패시터(Cs)를 이용하여 첫번째 서스테인 펄스를 공급하기 때문에 안정적인 에너지 회수동작을 보장할 수 있다.
상술한 바와 같이, 본 발명에 따른 에너지 회수장치 및 이를 이용한 에너지 회수방법에 의하면 전류패스 상에 형성된 회로소자들의 수를 줄임으로써 많은 소비전력이 소모되는 것을 방지할 수 있다. 아울러, 제 1 및 제 2에너지 회수장치를상호 유기적으로 연결시켜 동작시킴으로써 회로소자수를 저감할 수 있다. 또한, 소스 커패시터를 이용하여 첫 번째 서스테인 펄스를 공급하기 때문에 안정적인 에너지 회수동작을 보장할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (19)
- 다수의 서브필드가 한 프레임을 이루는 플라즈마 디스플레이 패널의 에너지 회수장치에 있어서,패널의 제 1 및 제 2전극에 등가적으로 형성되는 패널 커패시터와,상기 제 1 및 제 2전극 어느 한쪽에만 설치되어 상기 패널 커패시터에 의해 충/방전되는 소스 커패시터를 구비하는 것을 특징으로 하는 에너지 회수장치.
- 제 1항에 있어서,상기 소스 커패시터는 한 서브필드에서 한 번 충/방전을 되는 것을 특징으로 하는 에너지 회수장치.
- 제 2항에 있어서,상기 소스 커패시터는 한 서브필드에서 첫번째 서스테인펄스가 공급될 때 방전되고, 마지막 서스테인 펄스가 공급될 때 충전되는 것을 특징으로 하는 에너지 회수장치.
- 제 1항에 있어서,상기 패널 커패시터의 제 1전극과 서스테인 전압원 사이에 설치되는 제 1스위치와,상기 패널 커패시터의 제 1전극과 기저전압원 사이에 설치되는 제 2스위치와,상기 패널 커패시터의 제 2전극과 서스테인 전압원 사이에 설치되는 제 3스위치와,상기 패널 커패시터의 제 2전극과 기저전압원 사이에 설치되는 제 4스위치와,상기 제 1 및 제 4스위치 각각에 병렬로 설치되는 제 1다이오드, 제 2다이오드, 제 3다이오드 및 제 4다이오드를 구비하는 것을 특징으로 하는 에너지 회수장치.
- 제 4항에 있어서,상기 패널 커패시터의 제 1전극으로부터 방전되는 전압을 상기 패널 커패시터의 제 2전극으로 공급하기 위한 제 1전류패스와,상기 패널 커패시터의 제 2전극으로부터 방전되는 전압을 상기 패널 커패시터의 제 1전극으로 공급하기 위한 제 2전류패스를 구비하는 것을 특징으로 하는 에너지 회수장치.
- 제 5항에 있어서,상기 제 1전류패스는 상기 패널 커패시터의 제 1전극 및 제 2전극 사이에 설치되는 되는 제 5다이오드, 제 1인덕터, 제 2인덕터 및 제 6스위치인 것을 특징으로 하는 에너지 회수장치.
- 제 5항에 있어서,상기 제 1전류패스에 의하여 상기 패널 커패시터의 제 2전극으로 전류가 공급된 후 상기 제 3스위치 및 제 2스위치가 턴-온되어 상기 패널 커패시터의 제 2전극으로 서스테인 전압원의 전압을 공급하는 것을 특징으로 하는 에너지 회수장치.
- 제 6항에 있어서,상기 제 2전류패스는 상기 제 6스위치와 병렬로 접속된 제 6다이오드, 상기 제 2인덕터, 제 1인덕터 및 상기 제 5다이오드와 병렬로 접속된 제 5스위치인 것을 특징으로 하는 에너지 회수장치.
- 제 5항에 있어서,상기 제 2전류패스에 의하여 상기 패널 커패시터의 제 1전극으로 전류가 공급된 후 상기 제 1스위치 및 제 4스위치가 턴-온되어 상기 패널 커패시터의 제 1전극으로 서스테인 전압원의 전압을 공급하는 것을 특징으로 하는 에너지 회수장치.
- 제 8항에 있어서,상기 제 1 내지 제 6다이오드는 상기 제 1 내지 제 6스위치들의 내부 다이오드인 것을 특징으로 하는 에너지 회수장치.
- 제 8항에 있어서,상기 제 1 내지 제 6다이오드는 상기 제 1 내지 제 6스위치들 각각에 병렬로 설치되는 외부 다이오드인 것을 특징으로 하는 에너지 회수장치.
- 제 5항에 있어서,제 1전류패스는 상기 패널 커패시터의 제 1전극 및 제 2전극 사이에 설치되는 제 1인덕터, 제 5다이오드, 제 5스위치, 제 6스위치 및 제 2인덕터인 것을 특징으로 하는 에너지 회수장치.
- 제 12항에 있어서,상기 제 2전류패스는 상기 제 2인덕터, 제 7다이오드, 제 6스위치, 제 8다이오드 및 제 1인덕터인 것을 특징으로 하는 에너지 회수장치.
- 제 6항 및 제 12항 중 어느 한 항에 있어서,상기 제 1 및 제 2인덕터는 라인의 인덕턴스를 등가적으로 나타낸 것을 특징으로 하는 에너지 회수장치.
- 제 14항에 있어서,상기 제 1 및 제 2인덕터는 추가로 설치되는 회로소자인 것을 특징으로 하는에너지 회수장치.
- 패널의 제 1 및 제 2전극에 등가적으로 형성되는 패널 커패시터 및 상기 패널 커패시터의 전압을 이용하여 충전되는 소스 커패시터를 포함하는 에너지 회수방법에 있어서,상기 소스 커패시터는 한 서브필드에서 한 번 충/방전을 하는 것을 특징으로 하는 에너지 회수방법.
- 제 16항에 있어서,상기 서브필드에서 첫 번째 서스테인 펄스가 공급될 때 상기 소스 커패시터가 방전되는 단계와,상기 서브필드에서 마지막 서스테인 펄스가 공급될 때 상기 소스 커패시터가 충전되는 단계를 포함하는 것을 특징으로 하는 에너지 회수방법.
- 제 16항에 있어서,상기 서브필드의 첫 번째 서스테인 펄스 및 마지막 서스테인 펄스를 제외한 나머지 서스테인 펄스가 공급될 때 상기 패널 커패시터가 충/방전되는 것을 특징으로 하는 에너지 회수방법.
- 제 16항에 있어서,상기 소스 커패시터는 플라즈마 디스플레이 패널에 하나만 설치되는 것을 특징으로 하는 에너지 회수방법.
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2002
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