KR20040035848A

KR20040035848A - 전자 장치

Info

Publication number: KR20040035848A
Application number: KR10-2004-7004092A
Authority: KR
Inventors: 베르뮤렌후베르투스지에이치; 와이어즈토마스에프; 루스베르그길라우메이에이
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2001-09-20
Filing date: 2002-09-04
Publication date: 2004-04-29
Also published as: JP2005503563A; EP1430319A2; WO2003025595A3; DE60218498D1; DE60218498T2; US20030079166A1; CN100342241C; EP1430319B1; CN1555491A; JP4249019B2; ATE355534T1; TWI232951B; US6988230B2; WO2003025595A2; KR100896538B1

Abstract

전자 장치(100)는 복수의 서브 디바이스(120a, 120b)를 갖는데, 각각의 서브 디바이스(120a, 120b)는 테스트 인터페이스(test interface)(140a, 140b)에 접속되어 있다. 테스트 인터페이스(140a, 140b)는 선행하는 테스트 인터페이스(140a)의 TDO 컨택트(142b)를 테스트 인터페이스의 체인(140) 내의 후속하는 테스트 인터페이스(140b)의 TDI 컨택트(141b)에 접속시키는 것에 의해 테스트 인터페이스의 체인(140) 내에서 정렬된다. 추가하여, 시작 부분에서, 테스트 인터페이스의 체인(140)은 전자 장치(100)의 다른 부분을 테스트하는 경계 스캔 부합화 테스트 인터페이스(boundary scan compliant test interface)(160)로 확장된다. 테스트 인터페이스(160) 의 TDO 컨택트(162)뿐만 아니라 테스트 인터페이스의 체인(140) 내의 최종 테스트 인터페이스(140b)의 TDO 컨택트(142b)는 모두 바이패스 멀티플렉서(bypass multiplexer)(102)에 접속되고, 그것에 의해서 전체 체인(140, 160)을 통해서, 또는 오직 테스트 인터페이스(160)를 통해서, 테스트 데이터 입력부(110)에서 테스트 데이터 출력부(112)로 향하는 2개의 가능한 루트(route)를 획득한다. 결과적으로, 전자 장치(100)는 매크로 장치로서, 또는 서브 디바이스(120a, 120b)의 집합체로서 테스트되거나 디버깅될 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}

이러한 전자 장치의 일실시예는 Steven F. Oakland에 의한 "Considerations for Implementing IEEE 1149.1 on System-on-a-Chip Integrated Circuits"라는 제목의 논문(conference journal Proceedings of the international test conference(ITC) 2000, p.628-637)에 개시되어 있는데, 특히 논문 내의 도 7에 설명되어 있다.

IC 설계와 관련된 기술 분야에서, 기존의 구성 요소(building block)를 재사용(reuse)하는 것은 시장의 적시성(time-to-market)을 단축시키기 위한 것으로 더욱 더 통상적인 것이 되어가고 있다. 집적 규모의 축소화가 진행되어감에 따라, 예를 들면, 복수의 서브 디바이스, 시스템 온 칩(system-on-chip) 아키텍처, 다중 칩 모듈(multiple chip modules : MCM) 등을 보유하고 있는 인쇄 회로 기판(printed circuit board : PCB)과 같은 전자 장치를, 예를 들면 IP 코어(IP cores), 내장형 프로세서, 집적 회로 등과 같이 더 작고, 이미 복잡한 전자 장치에 의해서 형성할 정도로 구성 요소의 복잡성이 증대되고 있다. 전자 장치를 단일 전자 장치 내에 조립할 때, 장치는 전형적으로 다수의 서브 디바이스로 구성되는데, 각각의 서브 디바이스는 예를 들면, 테스트 인터페이스를 통해 액세스 가능한 경계 스캔 테스트 장치(boundary scan test arrangement) 등과 같은 그 자신의 테스트 아키텍처를 갖는다. 전형적으로, 예를 들면, 테스트 액세스 포트(test accessport : TAP) 등의 테스트 인터페이스는 테스트 인터페이스의 여러 상태를 제어하는 TAP 제어기를 통해 제어 신호를 수신한다. 추가하여, 그 내부에 여러 서브 디바이스가 집적되는 전자 장치는 또한 클록 동기화 로직(clock synchronization logic)과 마찬가지로 자체적으로 테스트되는 몇몇 로직을 포함할 수 있다. 전자 장치의 주변에 있는 입/출력 컨택트를 통해 이들 테스트 인터페이스의 각각에 대해 직접적으로 액세스하는 것은, 컨택트 리소스(contact resource) 및 비용면에서 적절하지 않기 때문에, 이 장치의 테스트 및/또는 디버깅(debugging)이 복잡하게 된다. 추가하여, 여러 테스트 인터페이스는, 서브 디바이스의 클러스터(cluster)로서뿐만 아니라 서브 디바이스들의 각각이 자체적으로 테스트/디버깅될 수 있게 하는 방식으로 정렬될 수 있어야 하는데, 여기에서 전체 전자 장치는 테스트되는 단일 장치로서는 상한선으로서 작용한다.

ITC 2000의 논문은 경계 스캔 아키텍처를 갖는 복수의 내장형 프로세서를 갖는 전자 장치에 대해서 개시한다. 내장형 프로세서 TAP를 직렬로 접속시키고, 다음의 TAP의 테스트 데이터 입력 컨택트를 이전의 TAP의 테스트 데이터 출력 컨택트에 접속시켜, 그에 따라 내장형 프로세서 TAP의 체인을 형성하는 것에 의해서 TAP 액세스 가능성을 제공한다. 추가하여, 시스템 레벨의 마스터 TAP(master TAP)의 인스트럭션 레지스터(instruction register)도 또한 체인 내에 포함되는 반면, 시스템 레벨 TAP의 데이터 레지스터 및 바이패스 레지스터가 체인 내의 테스트 인터페이스의 대응되는 레지스터와 병렬로 정렬되고, 그것으로 데이터 내의 계층(hierarchy) 및 액세스 매커니즘의 바이패스 부분(bypass parts)을 형성한다.

계층적 액세스 매커니즘에 의해서, 마스터 테스트 인터페이스의 데이터 레지스터와 내장형 프로세서의 TAP의 데이터 레지스터를 동시에 사용할 수 없다는 것이 현행의 알려진 장치의 단점이다. 특히, 내장형 프로세서를 디버깅할 때, 디버깅 도중에서의 큰 결함 검출률(fault coverage)을 획득하는 데 있어서, 내장형 프로세서와 주위에 있는 시스템 레벨 로직의 상호 작용이 중요할 것이다. 마스터 TAP의 제어 하에 있는 시스템 레벨 로직은, 내장형 프로세서가 디버깅될 때에 디버깅 데이터를 공급받을 수 없기 때문에, 이러한 것은 현행의 알려진 장치에서는 곤란하다.

본 발명은 전자 장치에 관한 것으로서, 이 전자 장치는, 복수의 서브 디바이스(subdevices)와, 제 1 입력부, 제 2 입력부 및 출력부를 갖는 바이패스 멀티플렉서(bypass multiplexer)와, 테스트 데이터 입력부와, 바이패스 멀티플렉서의 출력부에 접속된 테스트 데이터 출력부와, 복수의 테스트 인터페이스(test interfaces)를 포함하되, 상기 복수의 테스트 인터페이스는 테스트 인터페이스의 세트-상기 테스트 인터페이스의 세트 내에 있는 각각의 테스트 인터페이스는 복수의 서브 디바이스 중 임의의 서브 디바이스에 접속되고, 테스트 인터페이스의 세트는 테스트 인터페이스의 체인을 형성하는데, 여기에서는 테스트 인터페이스의 체인 내에서 선행하는 테스트 인터페이스의 테스트 데이터 출력 컨택트(test data out contact)가 테스트 인터페이스의 체인 내에서 후속하는 테스트 인터페이스의 테스트 데이터 입력 컨택트(test data in contact)에 접속되는 방식으로 테스트 인터페이스의 체인을 형성함-와, 바이패스 멀티플렉서를 제어하는 추가적인 테스트 인터페이스에 부합되는 경계 스캔(boundary scan)을 포함하고, 이 추가적인 테스트 인터페이스는, 테스트 데이터 입력부에 접속되는 추가적인 테스트 데이터 입력 컨택트 및 바이패스 멀티플렉서의 제 1 입력부에 접속되는 추가적인 테스트 데이터 출력 컨택트를갖는다.

도 1은 본 발명에 따른 전자 장치의 실시예를 나타내는 도면,

도 2는 본 발명에 따른 전자 장치의 다른 실시예를 나타내는 도면,

도 3은 본 발명에 따른 전자 장치의 또 다른 실시예를 나타내는 도면,

도 4는 본 발명에 따른 전자 장치의 또 다른 실시예를 나타내는 도면.

특히, 본 발명의 목적은 도입 단락에서 설명된 종류의 증가된 디버깅 기능성을 갖는 전자 장치를 제공하고자 하는 것이다.

여기에서, 본 발명의 목적은, 테스트 인터페이스 체인 내에서 최종 테스트 인터페이스의 테스트 데이터 출력 컨택트를 바이패스 멀티플렉서의 제 2 입력부에 접속시키고, 추가적인 테스트 데이터 출력 컨택트를 테스트 인터페이스 체인 내의 제 1 테스트 인터페이스의 테스트 데이터 입력 컨택트에 더 접속시키는 것으로 실현된다.

추가적인 테스트 인터페이스를 테스트 인터페이스의 체인에 전부 추가하는 것은, 서브 디바이스 테스트 인터페이스 및 추가적인 테스트 인터페이스에 동시에 데이터를 제공할 수 있기 때문에 특히 유리하다. 예를 들면, 추가적인 테스트 인터페이스 또는 다른 테스트 인터페이스를 통해서 서브 디바이스에 속하지 않는 주위의 로직에도 디버깅 데이터(debug data)를 공급하면서, 서브 디바이스를 디버깅할 수 있으므로, 디버깅 도중에 개선된 장애 검출률을 획득할 수 있다. 명백하게, 다른 기능 테스트 도중에도 유사한 이점을 획득할 수 있다.

추가적인 테스트 인터페이스가 바이패스 멀티플렉서를 제어하는 추가적인 테스트 인터페이스의 인스트럭션 레지스터에 접속된 바이패스 제어기를 포함하는 것이 유리하다.

전형적으로, 경계 스캔 부합화 테스트 인터페이스(boundary scan compliant test interface)의 인스트럭션 레지스터의 컨텐츠는, 테스트 인터페이스의 어떤 레지스터(예를 들면 바이패스 레지스터, 데이터 레지스터, 경계 스캔 레지스터 또는 선택적 식별 레지스터 등)가 활성화되어야 하는지를 지정한다. 예를 들어 경계 스캔 테스트 또는 바이패스 인스트럭션 등의 적절한 인스트럭션이 인스트럭션 레지스터 내에 존재한다면, 바이패스 제어기는 인스트럭션 레지스터의 컨텐츠를 모니터링하는 것에 의해서 바이패스 멀티플렉서가 바이패스 상태를 전환하도록 강제할 수 있다. 또한, 이것에 의해서, 예를 들면 디버깅용의 바이패스 인스트럭션 등과 같이 추가된, 전용의 추가적인 테스트 인터페이스 인스트럭션의 검출성(detectability)을 촉진하여, 바이패스 멀티플렉서의 바이패스 상태를 선택하지 않고서도 추가적인 테스트 인터페이스를 바이패싱할 수 있다. 이 방법으로, 테스트 인터페이스의 체인으로부터 다른 테스트 인터페이스를 테스트 중인 장치 또는 디버깅 중인 장치로서 용이하게 선택할 수 있다.

추가적인 테스트 인터페이스가 테스트 인터페이스의 세트 중에서 각각의 테스트 인터페이스의 인스트럭션 정보를 저장하는 바이패스 제어기에 접속된 레지스터를 포함하는 것은 본 발명의 또 다른 이점이다.

테스트 인터페이스의 세트로부터 각 테스트 인터페이스의 인스트럭션 정보(예를 들면 인스트럭션 옵코드(instruction opcodes) 등)를 저장하는 레지스터를 포함하는 것은, 테스트 또는 디버깅 소프트웨어가 전용 테스트 또는 디버깅 인스트럭션의 사용을 촉진하지 않는 경우에 유용하다. 추가적인 테스트 인터페이스가 바이패스(BYPASS) 인스트럭션으로 바이패싱되어 테스트 인터페이스의 세트로부터의 임의의 테스트 인터페이스를 테스트 또는 디버깅하는 것을 촉진시킬 때, 그 인스트럭션이 테스트 인터페이스를 원하는 모드로 강제하는 것 또한 추가적인 레지스터 내의 바이패스 제어기에 의해서 검출될 것이므로, 이것에 의해 바이패스 멀티플렉서가 바이패스 상태로 잘못 스위칭되는 것을 방지한다.

레지스터가 바이패스 멀티플렉서의 제 3 입력부에 추가적으로 접속되는 것은 본 발명의 또 다른 이점이다.

레지스터를 바이패스 레지스터에 접속시키는 것은, 전자 장치의 테스트 데이터 입력부 및 테스트 데이터 출력부를 이용하여 레지스터를 테스트할 수 있게 하고, 그것에 의해 장치의 테스트 가능 범위를 향상시킬 수 있다.

본 발명의 실시예에서, 전자 장치는 테스트 인터페이스의 체인 내의 테스트 인터페이스의 테스트 모드를 제어하는 테스트 모드 제어 장치(test mode control unit)를 더 포함하되, 이 테스트 모드 제어 장치는, 추가적인 테스트 인터페이스의인스트럭션 레지스터에 접속된 비트 패턴 디코더(bit pattern decoder) 및 로직 회로-추가적인 테스트 인터페이스의 테스트 모드 선택 컨택트에 접속된 제 1 입력부와, 비트 패턴 디코더에 접속된 제 2 입력부와, 테스트 인터페이스의 체인에 접속된 출력부를 가짐-를 포함한다.

추가적인 테스트 인터페이스의 제어 하에서 전자 장치의 부분을 지정된 비트 패턴으로 테스트하거나 디버깅하는 것을 나타내는 인스트럭션이 인스트럭션 레지스터 내에 존재한다면, 비트 패턴 디코더는 이 패턴을 검출하고 임의의 신호를 예를 들면 AND 게이트 등의 로직 회로에 전달할 것이다. 테스트 인터페이스의 체인 내에 있는 모든 테스트 인터페이스는 자신의 개별적인 TMS 컨택트를 통해서 로직 회로의 출력부에 접속되고, 결과적으로, 전체 체인이 스위칭 오프(switched off)되어, 추가적인 테스트 인터페이스의 제어 하에서 전자 장치의 부분이 격리 상태로 테스트되거나 디버깅될 수 있게 하는 테스트 모드 또는 디버깅 모드를 제공한다.

본 발명의 추가적인 실시예에서, 전자 장치는 개별적인 테스트 모드 선택 신호를 가지고 복수의 테스트 인터페이스로부터 임의의 테스트 인터페이스를 제공하는 테스트 모드 제어 장치와, 멀티플렉서의 세트-상기 멀티플렉서의 세트로부터 각각의 멀티플렉서는 제 1 입력부, 제 2 입력부 및 출력부를 포함함-을 포함하되, 멀티플렉서의 세트는 멀티플렉서의 체인을 형성하는데, 여기에서는 멀티플렉서의 체인 내의 후속하는 멀티플렉서의 제 1 입력부가 멀티플렉서 체인 내의 선행하는 테스트 인터페이스의 테스트 데이터 출력 컨택트에 접속되고, 멀티플렉서 체인 내에서 선행하는 멀티플렉서의 출력부가 후속하는 멀티플렉서의 제 2 입력부 및 테스트인터페이스 체인 내의 선행하는 테스트 인터페이스의 테스트 데이터 입력 컨택트에 접속되고, 멀티플렉서의 체인 내의 제 1 멀티플렉서의 제 1 입력부가 추가적인 테스트 데이터 출력 컨택트에 접속되고, 멀티플렉서의 체인 내의 제 1 멀티플렉서의 제 2 입력부가 테스트 데이터 입력부에 접속되고, 멀티플렉서의 체인 내의 최종 멀티플렉서의 출력부가 바이패스 멀티플렉서의 제 1 입력부에 접속되는 방식으로 멀티플렉서의 체인을 형성하는데, 여기에서 추가적인 테스트 데이터 출력 컨택트는 멀티플렉서의 체인을 통해 바이패스 멀티플렉서의 제 1 입력부에 접속된다.

앞서 언급된 바와 같이, 테스트 인터페이스의 체인 내에 추가적인 멀티플렉서의 체인을 삽입하는 것은, 테스트 인터페이스의 체인 내에 있는 각각의 테스트 인터페이스에 대해서, 테스트 데이터 입력 컨택트로부터 테스트 데이터 출력 컨택트를 향하는 직접적인 바이패스 루트(추가적인 테스트 인터페이스 주위의 바이패스 루트를 포함함)를 제공한다. 결과적으로, 추가적인 테스트 인터페이스가 스위치 오프된다고 해도, 테스트 인터페이스의 체인에서 오직 하나 이상의 테스트 인터페이스만을 선택하는 테스트 또는 디버깅 상태를 생성할 가능성을 제공한다.

본 발명의 추가적인 실시예의 이점은, 추가적인 테스트 인터페이스가 멀티플렉서의 체인 중 임의의 멀티플렉서에 개별적인 제어 신호를 공급하도록 정렬되고, 바이패스 멀티플렉서에 제어 신호를 공급하도록 정렬되는 데이터 레지스터와, 테스트 모드 제어 장치를 포함하되, 상기 테스트 모드 제어 장치는, 데이터 레지스터에 접속된 비트 패턴 디코더와, 로직 회로-상기 로직 회로는, 추가적인 테스트 인터페이스의 테스트 모드 선택 컨택트에 접속된 제 1 입력부와, 비트 패턴 디코더에 접속된 제 2 입력부와, 복수의 출력부를 가짐-를 포함하고, 여기에서 복수의 출력부에서 임의의 출력부는 복수의 테스트 인터페이스에서 해당 테스트 인터페이스에 개별적인 테스트 모드 선택 신호를 제공하도록 정렬된다는 것이다.

이 장치에서, 복수의 테스트 인터페이스 및 그에 수반되는 바이패스 멀티플렉서는 적절한 비트 패턴 내에서 추가적인 테스트 인터페이스의 데이터 레지스터로 시프팅(shifting)하는 것에 의해서 제어된다. 결과적으로, 테스트 장치는 테스트 도중에 재구성될 수 있고, 이는 매우 유동적인 테스트 아키텍처를 제공하는데, 여기에서 1개에서부터 복수의 테스트 인터페이스 전체의 개수까지의 범위를 갖는 임의의 개수의 테스트 인터페이스가 포함될 수 있다.

본 발명의 추가적인 실시예의 또 다른 이점은, 전자 회로가 테스트 모드 제어 장치에 테스트 인터페이스 선택 신호를 제공하는 추가적인 컨택트와, 멀티플렉서의 체인 내의 임의의 멀티플렉서에 개별 제어 신호를 공급하고 바이패스 멀티플렉서에 제어 신호를 공급하도록 정렬되는 테스트 모드 제어 장치를 더 포함한다는 것이다.

테스트 인터페이스에 전용 테스트 모드 선택 신호를 공급하는 전용 컨택트에 의한 전자 장치의 확장은, 대상이 되는 테스트 인터페이스를 용이하게 스위칭 오프할 수 있고, 전자 장치의 외부, 예를 들면 외부 테스터로부터 수반되는 멀티플렉서를 바이패스 상태로 스위칭할 수 있는 장치를 제공한다.

US 5,673,276은 청구항 1에서의 칼럼 10, 라인 1∼6뿐만 아니라 칼럼 5, 라인 24∼27 및 칼럼 5, 라인 35∼38에 설명된 바와 같이, n개의 반도체 칩(n은 정수)을 갖는 다중 칩 모듈(multiple chip module : MCM)에 대해서 개시하는데, 여기에서 각각의 칩은 바이패스 회로를 가지고 확장되어 있는 경계 스캔 아키텍처를 갖는다는 것을 주지하라. 이러한 바이패스 회로의 멀티플렉서(38)는 외부에서 생성된 신호(BCE)에 의해서 제어되는데, BCE는 MCM을 단일 장치로서 또는 복수의 칩 아키텍처로서 테스트할 수 있게 하고, n개의 칩 중 각각의 칩은 경계 스캔 테스트 도중에 활성화되어 있다. 칼럼 2, 라인 17∼25에 언급된 바와 같이, US 5,673,276의 발명의 목적은 매크로 장치(macro device)에 부합되는 경계 스캔이 되는 장치를 생성하는 것이다. 본 발명에서는 추가적인 멀티플렉서가 바이패스 제어 수단 또는 추가적인 테스트 인터페이스의 제어 하에 있는 것과는 반대로, 외부 제어 신호를 이용하여 n개의 반도체 칩의 TAP의 각 바이패스 멀티플렉서를 제어하기 때문에, 위에서 제시된 특허의 장치는 본 발명의 장치와 실질적으로 상이한데, 본 발명에서는 테스트 인터페이스의 체인 내에 있는 테스트 인터페이스의 서브셋(subset)을 테스트 또는 디버깅 목적을 위해서 선택할 수 있으나, US 5,673,276에서는 n-1개의 TAP을 바이패스하거나 n개의 TAP 전부를 테스트 장치 내에 포함하는 글로벌 바이패스 신호(global bypass signal)를 이용하는 것에 기인하여, 선택 사항을 이용할 수 없다는 것을 강조하고자 한다. 그러므로 본 발명은 US 5,673,276에 비해서 자명하지 않으면서도 유리한 차이점을 갖는다는 것이 명시되어 있다.

다음으로, 첨부된 도면을 참조하여 본 발명에 따른 전자 장치를 제한적이지 않은 예시의 방법으로 보다 세부적으로 설명하였다.

도 1에서, 전자 장치(100)는 다수의 서브 디바이스(120a, 120b)를 보유한다. 물론, 이 장치는 본 발명의 범주를 벗어나지 않으면서 확장될 수 있다. 전자 장치(100)는 예를 들면, 다수의 IP 코어(IP cores)를 보유하는 집적 회로, 다수의 집적 회로(IC)를 보유하는 인쇄 회로 기판 또는 다수의 반도체 칩을 보유하는 다중 칩 모듈 등일 수 있다. 전자 장치(100)가, 예를 들면 경계 스캔(boundary scan : BS) 등의 IEEE 1149.1 표준에 준용하는 추가적인 테스트 인터페이스(160)로 확장될 수 있는 반면, 각각의 서브 디바이스(120a, 120b)는 예를 들면 테스트 액세스 포트(test access port : TAP) 등의 제각기의 테스트 인터페이스(140a, 140b)로 확장될 수 있다. 추가적인 테스트 인터페이스(160)는 전형적으로 전자 장치(100)의 테스트 데이터 입력부(110)에 접속된 테스트 데이터 입력(test data in : TDI) 컨택트(161), 테스트 데이터 출력(test data out : TDO) 컨택트(162), 테스트 모드 선택(test mode select : TMS) 컨택트(163), 테스트 클록(test clock : TCK) 컨택트(164) 및 테스트 리셋(test reset : TRST) 컨택트(165)를 갖는다. 추가하여, 추가적인 테스트 인터페이스(160)는, 전자 장치(100)의 다수의 I/O 컨택트에 접속되는 인스트럭션 레지스터(170), 데이터 레지스터(172), 바이패스 레지스터(174) 및 경계 스캔 레지스터(176)를 갖는다. 레지스터(170, 172, 174, 176)는 인스트럭션 레지스터(170)에 접속되는 디코딩 로직(decode logic)(도시하지 않음)의 제어 하에서, 멀티플렉서(178)를 통해 TDO 컨택트(162)에 접속된다. 선택적으로, 도시하지 않은 식별 레지스터도 또한 존재한다.

전형적으로, 테스트 인터페이스(140a, 140b)는 예를 들면, 제각기의 인스트럭션 레지스터(150a, 150b), 제각기의 데이터 레지스터(152a, 152b) 및 제각기의 바이패스 레지스터(154a, 154b)뿐만 아니라, 제각기의 TDI 컨택트(141a, 141b), 제각기의 TDO 컨택트(142a, 142b), 제각기의 TMS 컨택트(143a, 143b), 제각기의 TCK 컨택트(144a, 144b) 및 제각기의 TRST 컨택트(145a, 145b) 등의 추가적인 테스트 인터페이스(160)와 동일한 구성 요소를 갖는다. 본 발명의 실시예에서, 테스트 인터페이스(140a, 140b, 160)의 TMS, TCK 및 TRST 컨택트가 적절한 신호 리드(signal leads)에 접속되어 있다는 점과, 여러 도면들 내에서 단지 명료성을 이유로 하여 이들 리드를 생략하였다는 점을 강조하고자 한다. 레지스터(150a, 152a, 154a)는 인스트럭션 레지스터(150a)에 접속된 디코딩 로직(도시하지 않음)의 제어 하에서, 멀티플렉서(158a)를 통해 TDO 컨택트(142a)에 접속되고, 레지스터(150b, 152b, 154b)는 인스트럭션 레지스터(150b)에 접속되는 디코딩 로직(도시하지 않음)의 제어 하에서 멀티플렉서(158b)를 통해 TDO 컨택트(142b)에 접속된다. 도 1의 실시예에서, 테스트 인터페이스(140a, 140b)에는 BS 레지스터가 존재하지 않는데, 이는의도되는 디버깅 목적을 위해서 이러한 BS 레지스터가 반드시 필요하지는 않기 때문이다. 그러나, 테스트 인터페이스(140a, 140b) 내에 BS 레지스터가 존재하는 것이 바람직한데, 이는 테스트 인터페이스(140a, 140b)가 BS 표준에 부합될 수 있게 하기 때문이다.

테스트 인터페이스(140a, 140b)는 테스트 인터페이스의 체인(140)을 형성하는데, 이 체인에서는 선행하는 테스트 인터페이스(140a)의 TDO 컨택트(142a)가 후속하는 테스트 인터페이스(140b)의 TDI 컨택트(14lb)에 접속되어 있다. 당업자라면 누구나 테스트 인터페이스의 체인(140)을 용이하게 확장하여 더 많은 개수의 테스트 인터페이스를 포함할 수 있다는 것이 명확할 것이다. 추가적인 테스트 인터페이스(160)의 TDO 컨택트(162)를 테스트 인터페이스의 체인(140) 내의 제 1 테스트 인터페이스(140a)의 TDI 컨택트(141)에 접속시키는 것에 의해, 추가적인 테스트 인터페이스(160)를 테스트 인터페이스의 체인(140)에 추가한다. 추가하여, TDO 컨택트(162)는 또한 바이패스 멀티플렉서(102)의 제 1 입력부(103)에 접속되는데, 바이패스 멀티플렉서(102)는 전자 장치(100)의 테스트 데이터 출력부(112)에 접속되어 있는 출력부(106)를 갖는다. 바이패스 멀티플렉서(102)는 또한 테스트 인터페이스의 체인(140) 내의 최종 테스트 인터페이스(140b)의 TOD 컨택트(142b)에 접속되어 있는 제 2 입력부(104)를 갖는다. 바이패스 멀티플렉서(102)는 인스트럭션 레지스터(170)에 접속된 바이패스 제어기(168)에 의해 제어된다. 바이패스 제어기(168)는 인스트럭션 레지스터(170)에 접속된 디코딩 로직(도시하지 않음)의 부분일 수 있다. 본 명세서에서, 이 장치는 BS에 준용되는 것으로 명시되어 있는데, 전자 장치(100)는 단일 장치로서 테스트될 수 있고, 이 경우에 테스트 인터페이스의 체인(140)은 바이패스 멀티플렉서(102)의 제 1 입력부(103)에 TDO 컨택트(162)를 직접 접속시키는 것을 통해 바이패싱되고, 또한 TDO 컨택트(162)와 바이패스 멀티플렉서(102) 사이에 테스트 인터페이스의 체인(140)을 삽입하는 것에 의해서, 테스트 인터페이스의 체인(140)을 복수의 서브 디바이스(120a, 120b)로서 테스트할 수 있다. 전형적으로, 테스트 인터페이스의 체인(140)은 인스트럭션 레지스터(170)가 예를 들면, 경계 스캔 테스트 인스트럭션 또는 바이패스 인스트럭션 등의 특정 인스트럭션을 포함할 때, 바이패싱된다.

추가하여, 서브 디바이스(120a, 120b)는 개별적으로, 또는 예를 들면, 서브 디바이스의 서브셋 등과 같이 집합적으로 테스트되거나 디버깅될 수 있다. 이 때문에, 제각기 서브 디바이스(120a, 120b)에 연관되는 테스트 인터페이스(140a, 140b)를 위한 적절한 인스트럭션과는 별도로, 테스트 전용의 바이패스 인스트럭션 또는 디버깅 전용의 바이패스 인스트럭션은, 인스트럭션 레지스터(170)로 시프팅되어(shifted), 테스트 인터페이스의 체인(140)을 바이패싱하지 않으면서 바이패스 레지스터(174)를 선택해야 한다. 테스트 인터페이스의 체인(140)을 바이패싱하면 테스트 데이터 출력부(112) 상에서 원하는 테스트 또는 디버깅 결과를 관찰하는 것을 방해할 수 있기 때문에, 이것은 중요하다.

다른 장치에서, 추가적인 테스트 인터페이스(160)는 또한 각각의 테스트 인터페이스의 인스트럭션 정보를 예를 들면, 테스트 인터페이스(140a, 140b) 등과 같은 테스트 인터페이스의 세트 내에 저장하는 바이패스 디코더(168)에 접속되는 레지스터(180)를 갖는다. 인스트럭션 데이터가 테스트 인터페이스의 체인(140) 내에 시프팅될 때, 인스트럭션 데이터는 또한 레지스터(180) 내부에 복사된다. 이것에 의해 테스트 전용의 바이패스 인스트럭션 또는 디버깅 전용의 바이패스 인스트럭션에 대한 필요성이 제거되는데, 여기에서는, 인스트럭션 레지스터(170) 내의 바이패스 인스트럭션이 테스트 인터페이스의 체인(140)을 자동적으로 바이패싱하도록 하지 않기 때문이다. 레지스터(180)의 컨텐츠에 의해서 나타낸 바와 같이, 테스트 인터페이스의 체인(140) 내에서 테스트 인터페이스(140a, 140b) 중 어느 것도 테스트 또는 디버깅용으로서 선택되지 않았을 경우에만, 바이패스 멀티플렉서(102)는 테스트 인터페이스의 체인(140)을 바이패싱하도록 설정될 것이다. 바람직하게는, 레지스터(180)는 바이패스 멀티플렉서(102)의 제 3 입력부(105)에 접속된다. 이는 테스트 데이터 입력부(110) 및 테스트 데이터 출력부(112)를 통해서, 외부로부터 레지스터(180)를 테스트할 수 있게 한다.

다음에, 도 1 및 그 세부 설명을 다시 참조하면서 나머지 도면을 설명한다. 대응되는 참조 번호는 다르게 언급되어 있지 않다면 유사한 의미를 갖는다. 여기에서는 서브 디바이스(120a, 120b)가 여전히 존재하는 것으로 의도되었고, 이들은 단지 명료성을 이유로 하여, 이하의 도면에서 생략되었음을 강조하고자 한다.

도 2에서, 테스트 모드 제어 장치(190)는 추가적인 테스트 인터페이스(160) 내에 집적된다. 레지스터(172, 174, 176)는 단지 명료성을 이유로 하여 추가적인 테스트 인터페이스(160) 내에서 생략되었을 뿐이고, 이 레지스터들은 본 발명에 따른 전자 장치의 특정한 실시예에서도 또한 존재한다. 여기에서, 테스트 모드 제어장치는 예를 들면, AND 게이트 등의 로직 회로(192)를 포함하는데, 출력부는 테스트 인터페이스의 체인(140) 내의 테스트 인터페이스(140a, 140b)의 TMS 컨택트(143a, 143b)에 각각 접속되어 있다. AND 게이트(192)는 자신의 입력부 중에서 제 1 입력부를 통해서, 추가적인 테스트 인터페이스의 TMS 컨택트(163)에 접속된다. 추가하여, 테스트 모드 제어 장치는 인스트럭션 레지스터(172)와 AND 게이트(192)의 제 2 입력부 사이에 접속되는 비트 패턴 디코더(194)를 갖는다. 비트 패턴 디코더(194)는 인스트럭션 레지스터(170) 내의 인스트럭션 옵코드의 비트 패턴의 일부를 검사하도록 정렬된다. 검사 중인 비트 패턴이 단일 비트로 이루어지는 경우, 비트 패턴 디코더는 인버터, 또는 인스트럭션 레지스터(170)의 대응되는 데이터 저장 요소와 AND 게이트(192)의 제 2 입력부를 접속시키는 단순한 배선 정도로 간단할 수 있다는 것을 강조하고자 한다. 추가적인 테스트 인터페이스(160)에 그의 TMS 컨택트(163)를 통해서 TMS 신호가 공급된다면, 테스트 모드 제어 장치(190)에 인스트럭션 레지스터(170) 내의 적절한 비트 패턴을 공급하는 것에 의해서, 예를 들면, 기능 모드로 스위칭되어, 테스트 인터페이스의 체인(140) 내에 있는 테스트 인터페이스(140a, 140b)를 테스트 장치 내에 포함하거나 테스트 장치에서 제외시킬 수 있다. 테스트 장치에서 테스트 인터페이스(140a, 140b)를 제외시키면, JTAG 인스트럭션이 대응되는 테스트 인터페이스의 인스트럭션 레지스터 내부에 로딩되고 또한 후속적으로 실행되는 것(이는 전자 장치(100)의 동작에 영향을 줄 수 있음)을 방지한다. 결과적으로, 테스트 또는 디버깅 중인 서브 디바이스가 예를 들면, 바이패스, 테스트 모드 등의 수동(passive) 상태에 있는 다른 서브 디바이스와의 상호 작용에 의해 영향을 받지 않게 하여, 전자 장치(100)의 테스트 능력 및 디버깅 기능의 향상에 기여한다는 이점을 갖는다. 결과적으로, 예를 들면 테스트 모드에서는 모든 테스트 인터페이스(140a, 140b, 160)를 가지고, 또는 그 기능 모드에서는 테스트 인터페이스(140a, 140b)를 강제함으로써 테스트 또는 디버깅 장치에서 제외되는 모든 서브 디바이스(120a, 120b)를 가지고, 전용 비트 패턴을 갖는 인스트럭션을 이용하는 것에 의해서, 전자 장치(100)를 매크로 장치(macro device)로서 테스트하거나 디버깅할 수 있다. 추가하여, 당업자라면 누구나, 본 발명의 범주를 벗어나지 않으면서 AND 게이트(192)를 동등한 로직 게이트 또는 그 조합으로 용이하게 대체할 수 있다는 것이 명확할 것임이 명시되어 있다.

도 2 및 그 세부적인 설명을 다시 참조하여 도 3을 설명한다. 단지 명료성을 위해서, 도 2에 비해서 도 3에서는 TCK 컨택트(144a, 144b) 및 TRST 컨택트(145a, 145b)뿐만 아니라 테스트 인터페이스(140a)의 레지스터(142a, 144a, 146a), 테스트 인터페이스(140b)의 레지스터(142b, 144b, 146b)가 생략되어 있음을 명시한다. 이와 유사하게, 인스트럭션 레지스터(170)가 데이터 레지스터(172)로 대체되었다는 사실은, 추가적인 테스트 인터페이스(160)에서 인스트럭션 레지스터(170)가 존재하지 않는다는 것을 의미하지는 않는다. 본 발명의 이 특정한 실시예에서, 비트 패턴 디코더(194)는 데이터 레지스터(172) 및 로직 회로(192)에 접속되어 있다. 추가하여, 테스트 인터페이스의 체인(140)은 이하의 방식으로 멀티플렉서의 체인(220)과 상호 배치되어 있다. 테스트 인터페이스의 체인(140) 내의 선행하는 테스트 인터페이스(140a)의 TDI 컨택트(141)는 멀티플렉서의체인(220) 내의 선행하는 멀티플렉서(220a)의 출력부(226a)에 접속되어 있다. 테스트 인터페이스의 체인(140) 내의 선행하는 테스트 인터페이스(140a)의 TDO 컨택트(142a)는 멀티플렉서의 체인(220) 내에서 후속하는 멀티플렉서(220b)의 제 1 입력부(222b)에 접속된다. 추가하여, 선행하는 멀티플렉서(220a)의 출력부는 또한 후속하는 멀티플렉서(220b)의 제 2 입력부(224b)에 접속되어, 그것에 의해 선행하는 테스트 인터페이스(140a) 주위에 바이패스 경로를 생성한다. 멀티플렉서의 체인(220) 내의 제 1 멀티플렉서(220a)의 제 1 입력부(222a)는 TDO 컨택트(162)에 접속되고, 멀티플렉서의 체인(220) 내의 제 1 멀티플렉서(220a)의 제 2 입력부(224a)는 테스트 데이터 입력부(110)에 접속되어, 그것에 의해 또한 추가적인 테스트 인터페이스(160)를 위한 바이패스 경로를 제공한다. 마지막으로, 멀티플렉서의 체인(220) 내의 최종 멀티플렉서(220b)의 출력부(226b)는 바이패스 멀티플렉서(102)의 제 1 입력부(103)에 접속된다. 다음에, TDO 컨택트(162)는 멀티플렉서의 체인(220)을 통해 바이패스 멀티플렉서(102)의 제 1 입력부(103)에 접속된다. 테스트 인터페이스의 체인(140) 및 그에 수반되는 멀티플렉서의 체인(220)은, 본 발명의 범주를 벗어나지 않으면서 용이하게 확장될 수 있다는 것을 다시 한번 강조하고자 한다. 또한, 테스트 인터페이스의 체인(140)은 바이패싱 불가능한, 예를 들면 멀티플렉서의 체인(220) 내에 수반되는 멀티플렉서를 갖지 않는 테스트 인터페이스를 포함할 수 있다는 것이 명시적으로 언급되어 있다. 결과적으로, 이러한 테스트 인터페이스는 선택된 테스트 장치로부터 배제될 수 없다.

바이패스 멀티플렉서(102)뿐만 아니라 멀티플렉서의 체인(220) 내의 각 멀티플렉서는 데이터 레지스터(172)의 컨텐츠에 의해 제어될 수 있다. 그러므로, 도 3에 도시된 실시예에서 바이패스 디코딩 장치(168)를 생략할 수 있다. 다시 말해, 데이터 레지스터(172)는 바이패스 멀티플렉서(102)에 제어 신호를 공급할 뿐만 아니라, 멀티플렉서의 체인(220) 중에서 각각의 멀티플렉서(220a, 220b)에 개별 제어 신호를 공급하도록 정렬된다. 추가하여, 비트 패턴 디코더(194)는 목표로 하는 테스트 장치에서 테스트 인터페이스(140a, 140b, 160)를 선택 및 선택 해제하는 복수의 신호를 로직 회로(192)에 제공하도록 정렬된다. 로직 회로(192)는 복수의 AND 게이트를 포함할 수 있는데, 각각의 AND 게이트는 TMS 컨택트(163)에 접속된 제 1 입력부, 비트 패턴 디코더(194)로부터 복수의 신호 중 하나를 수신하도록 정렬되는 제 2 입력부 및 목표로 하는 테스트 인터페이스 중 하나에 접속된 출력부를 갖는다. 테스트 모드 선택 장치(190)와 테스트 인터페이스의 체인(140)에서의 해당 테스트 인터페이스 간의 접속은, 데이터 통신 버스(data communication bus)에 의해서 실현되는 것이 바람직하다. 당업자라면, 본 발명의 범주를 벗어나지 않으면서, 로직 회로(192)의 다른 실시예를 용이하게 이용할 수 있다는 것이 명백할 것이다. 추가하여, 비트 패턴 디코더(194)는 배선들의 집합, 인버터(inverter)들의 집합 또는 그 조합 등과 같이 간단할 수 있다.

이 장치는 적절한 데이터 패턴을 데이터 레지스터(172)에 삽입하는 것에 의해 매우 융통성 있는 테스트 또는 디버깅 설정을 가능하게 하며, 기존의 복수의 테스트 인터페이스에서 각각의 테스트 인터페이스(140a, 140b, 160)를 기능 모드로 바이패싱 및 스위칭하거나, 바이패스 멀티플렉서(102)를 포함하는 멀티플렉서의 체인(220) 및 테스트 모드 선택 장치(190)에 의해서 제각기 개별적으로 테스트 설정 또는 디버깅 설정 내에 포함할 수 있다. 이 설정은 또한 새로운 비트 패턴을 데이터 레지스터(172) 내부에 시프팅하는 것에 의해서 실행 시간 도중에 변경될 수 있으며, 테스트 인터페이스의 체인(140) 및 멀티플렉서의 체인(220)은 그에 따라 자체적으로 재구성된다. 추가적인 테스트 인터페이스(160)가, 예를 들면 테스트 모드(test mode) 및 유휴 모드(idle mode)의 실행 등의 기능으로 스위칭되면, 전자 장치(100)의 작동 방법(modus operandi)은 오직 추가적인 테스트 인터페이스(160)에 TRST 컨택트(165) 상의 테스트 리셋 신호를 공급하는 것에 의해서만 변경될 수 있다.

도 4에서는, 테스트 또는 디버깅 목적을 위해서 전자 장치(100)의 부분을 선택하는 또 다른 장치가 도시되어 있다. 도 3 및 그의 세부 설명을 다시 참조하여 도 4를 설명한다. 추가하여, 단지 명료성을 이유로 하여, 추가적인 테스트 인터페이스(160)에서 데이터 레지스터(172)를 생략하였고, 이는 반드시 추가적인 테스트 인터페이스(160)에 데이터 레지스터(172)가 존재하지 않는다는 것을 나타내는 것은 아니다.

전자 장치(100)는 추가적인 테스트 인터페이스(160)뿐만 아니라 테스트 인터페이스의 체인(140) 내의 테스트 인터페이스(140a, 140b)에 각각 제각기의 TMS 컨택트(143a, 143b, 163)를 거쳐 전용 TMS 신호를 제공하는 테스트 모드 선택 장치(190)를 가지고 확장될 수 있다. 추가하여, 예를 들면 멀티플렉서의 체인(220) 내의 멀티플렉서 및 바이패스 멀티플렉서(102) 등과 같은멀티플렉서(220a, 220b)는 또한 테스트 모드 선택 장치(190)에 응답한다. 다시 말해, 테스트 모드 제어 장치(190)는 바이패스 멀티플렉서(102)에 제어 신호를 공급하는 것뿐만 아니라, 멀티플렉서의 체인(220) 내의 멀티플렉서에 개별 제어 신호를 공급하도록 정렬된다. 전자 장치(100)의 TMS 컨택트를 통해서 테스트 모드 제어 장치(190)에 전용 TMS 신호가 공급된다. 추가하여, 테스트 모드 제어 장치(190)는 전자 장치(100)의 전용 컨택트를 통해 테스트 인터페이스 특정 테스트 선택 신호를 공급받는다. 예를 들면, 추가적인 테스트 인터페이스(160)는 컨택트(114)를 통해서 테스트 모드 제어 장치(190)에 적절한 테스트 인터페이스 선택 신호를 제공하는 것에 의해서 선택되거나 선택 해제될 수 있고, 테스트 인터페이스(140a)는 컨택트(116)를 통해 테스트 모드 제어 장치(190)에 적절한 테스트 인터페이스 선택 신호를 제공하는 것에 의해서 선택되거나 선택 해제될 수 있는 반면, 테스트 인터페이스(140b)를 위한 전용 테스트 인터페이스 선택 신호는 컨택트(118)를 통해 수신되는 것 등과 같다. 결과적으로, 예를 들면 테스트 데이터 입력부(110) 등과 같이 BS 테스트 포트를 통해 제어되지 않는 테스트 인터페이스는, 예를 들면 그의 기능 모드 등의 테스트 로직 리셋 상태에서 계속 실행될 수 있고, 이들 테스트 인터페이스를 바이패싱하는 멀티플렉서는 테스트 모드 제어 장치(190)의 제어 하에서 바이패스 상태로 스위칭될 것이다. 바람직하게는, 테스트 인터페이스를 그의 테스트 로직 리셋 상태에 놓이게 하는 테스트 인터페이스 선택 신호를 또한 사용하여, 대응되는 바이패스 멀티플렉서를 바이패스 상태로 스위칭한다. IEEE 1149.1 표준은 컨택트(114, 116)의 추가를 가능하게 하고, 이는 도 2의 장치가 BS 표준과 부합되게 한다는 것을 강조하고자 한다.

위에서 언급된 실시예는 본 발명을 제한한다기보다는 예시하는 것이고, 당업자라면 첨부된 청구항의 범주를 벗어나지 않으면서 여러 다른 실시예를 설계할 수 있으리라는 것을 유념해야 한다. 청구항에서, 괄호를 씌운 참조 부호는 본 청구항을 제한하는 것으로 해석되어서는 안 된다. "포함한다"라는 단어는 청구항에서 열거된 요소 또는 단계 이외의 요소 또는 단계의 존재를 배제하는 것이 아니다. 단수로 표현된 요소는 그 복수의 요소의 존재를 배제하는 것이 아니다. 본 발명은 수 개의 별개의 요소를 포함하는 하드웨어에 의해서, 또한 적절하게 프로그래밍된 컴퓨터에 의해서 구현될 수 있다. 수 개의 수단을 열거하는 장치 클레임에서, 이들 수 개의 수단은 하나의 하드웨어 및 하드웨어의 동일 아이템에 의해서 구현될 수 있다. 특정 방법이 서로 다른 종속항에서 언급되었다는 단순한 사실은 이들 방법의 조합을 유리하게 사용할 수 없다는 것을 나타내지는 않는다.

Claims

전자 장치(100)로서,

복수의 서브 디바이스(subdevices)(120a, 120b)와,

제 1 입력부(103), 제 2 입력부(104) 및 출력부(106)를 갖는 바이패스 멀티플렉서(bypass multiplexer)(102)와,

테스트 데이터 입력부(110)와,

상기 바이패스 멀티플렉서(102)의 상기 출력부(106)에 접속된 테스트 데이터 출력부(112)와,

복수의 테스트 인터페이스(140a, 140b, 160)

를 포함하되,

상기 복수의 테스트 인터페이스(140a, 140b, 160)는,

테스트 인터페이스(140a, 140b)의 세트-상기 테스트 인터페이스(140a, 140b)의 세트 내에 있는 각각의 테스트 인터페이스(140a, 140b)는 상기 복수의 서브 디바이스(120a, 120b) 중 임의의 서브 디바이스(120a, 120b)에 접속되고, 상기 테스트 인터페이스(140a, 140b)의 세트는 테스트 인터페이스의 체인(140)을 형성하는데, 여기에서 상기 테스트 인터페이스의 체인(140) 내의 선행하는 테스트 인터페이스(140a)의 테스트 데이터 출력 컨택트(test data out contact)(142a)와 상기 테스트 인터페이스 체인(140) 내의 후속하는 테스트 인터페이스(140b)의 테스트 데이터 입력 컨택트(test data in contact)(141b)가 접속되어 있는 방식으로 테스트 인터페이스의 체인(140)이 형성됨-와,

상기 바이패스 멀티플렉서(102)를 제어하는 추가적인 테스트 인터페이스(160)-상기 추가적인 테스트 인터페이스(160)는 상기 테스트 데이터 입력부(110)에 접속되는 추가적인 테스트 데이터 입력 컨택트(161) 및 상기 바이패스 멀티플렉서(102)의 상기 제 1 입력부(103)에 접속되는 추가적인 테스트 데이터 출력 컨택트(162)를 가짐-에 부합되는 경계 스캔(boundary scan)

을 포함하며,

상기 테스트 인터페이스의 체인(140) 내의 최종 테스트 인터페이스(140b)의 테스트 데이터 출력 컨택트(142b)가 상기 바이패스 멀티플렉서(102)의 상기 제 2 입력부(104)에 접속되고,

상기 추가적인 테스트 데이터 출력 컨택트(162)가 상기 테스트 인터페이스의 체인(140) 내의 제 1 테스트 인터페이스(140a)의 테스트 데이터 입력 컨택트(141a)에 더 접속되는

전자 장치(100).
제 1 항에 있어서,

상기 추가적인 테스트 인터페이스(160)는 상기 바이패스 멀티플렉서(102)를 제어하는 상기 추가적인 테스트 인터페이스(160)의 인스트럭션 레지스터(instruction register)(170)에 접속되는 바이패스 제어기(bypasscontroller)(168)를 포함하는 것을 특징으로 하는 전자 장치(100).
제 2 항에 있어서,

상기 추가적인 테스트 인터페이스(160)가 상기 테스트 인터페이스(140a, 140b)의 세트에서 각각의 테스트 인터페이스(140a, 140b)에 대한 인스트럭션 정보를 저장하는 상기 바이패스 제어기(168)에 접속되는 레지스터(180)를 포함하는 것을 특징으로 하는 전자 장치(100).
제 3 항에 있어서,

상기 레지스터(180)가 상기 바이패스 멀티플렉서(102)의 제 3 입력부(105) 에 더 접속되는 것을 특징으로 하는 전자 장치(100).
제 1 항에 있어서,

상기 전자 장치(100)는 테스트 인터페이스의 체인(140) 내의 테스트 인터페이스(140a, 140b)의 테스트 모드를 제어하는 테스트 모드 제어 장치(test mode control unit)(190)를 더 포함하는 것을 특징으로 하되,

상기 테스트 모드 제어 장치(190)는,

상기 추가적인 테스트 인터페이스(160)의 인스트럭션 레지스터(170)에 접속되는 비트 패턴 디코더(bit pattern decoder)(194)와,

로직 회로(192)-상기 로직 회로(192)는 상기 추가적인 테스트 인터페이스(160)의 테스트 모드 선택 컨택트(163)에 접속된 제 1 입력부와, 상기 비트 패턴 디코더(194)에 접속되는 제 2 입력부 및 상기 테스트 인터페이스의 체인(140)에 접속되는 출력부를 가짐-을 포함하는 전자 장치(100).
제 5 항에 있어서,

상기 로직 회로(192)는 AND 게이트를 포함하는 것을 특징으로 하는 전자 장치(100).
제 1 항에 있어서,

상기 복수의 테스트 인터페이스(140a, 140b, 160)로부터의 임의의 테스트 인터페이스(140a, 140b, 160)에 개별적인 테스트 모드 선택 신호를 제공하는 테스트 모드 제어 장치(190)와,

멀티플렉서(220a, 220b)의 세트-상기 멀티플렉서(220a, 220b)의 세트로부터의 각각의 멀티플렉서(220a, 220b)는 제 1 입력부(222a, 222b), 제 2 입력부(224a, 224b) 및 출력부(226a, 226b)를 포함함-

을 포함하되,

상기 멀티플렉서(220a, 220b)의 세트는,

상기 멀티플렉서의 체인(220) 내의 후속하는 멀티플렉서(220b)의 상기 제 1 입력부(222b)가 상기 테스트 인터페이스의 체인(140) 내의 상기 선행하는 테스트 인터페이스(140a)의 상기 테스트 데이터 출력 컨택트(142a)에 접속되고,

상기 멀티플렉서의 체인(220) 내의 선행하는 멀티플렉서(220a)의 상기 출력부(226a)가 후속하는 멀티플렉서(220b)의 상기 제 2 입력부(224b) 및 상기 테스트 인터페이스의 체인(140) 내의 상기 선행하는 테스트 인터페이스(140a)의 테스트 데이터 입력 컨택트(141a)에 접속되고,

상기 멀티플렉서의 체인(220) 내의 상기 제 1 멀티플렉서(220a)의 상기 제 1 입력부(222a)가 상기 추가적인 테스트 데이터 출력 컨택트(162)에 접속되고,

상기 멀티플렉서의 체인(220) 내의 상기 제 1 멀티플렉서(220a)의 상기 제 2 입력부(224a)가 상기 테스트 데이터 입력부(110)에 접속되고,

상기 멀티플렉서의 체인(220) 내의 상기 최종 멀티플렉서(220b)의 상기 출력부(226b)가 상기 바이패스 멀티플렉서(102)의 상기 제 1 입력부(103)에 접속되는 방식으로 상기 멀티플렉서의 체인(220)을 형성하며,

상기 추가적인 테스트 데이터 출력 컨택트(162)가 상기 멀티플렉서의 체인(120)을 통해 상기 바이패스 멀티플렉서(102)의 상기 제 1 입력부(103)에 접속되는 것을 특징으로 하는 전자 장치(100).
제 7 항에 있어서,

상기 추가적인 테스트 인터페이스(160)는,

상기 멀티플렉서의 체인(200)으로부터의 임의의 멀티플렉서(220a, 224b)에 개별적인 제어 신호를 제공하도록 정렬되고, 상기 바이패스 멀티플렉서(102)에 제어 신호를 제공하도록 정렬되는 데이터 레지스터(172)와,

상기 테스트 모드 제어 장치(190)

를 포함하되,

상기 테스트 모드 제어 장치(190)는,

상기 데이터 레지스터(172)에 접속되는 비트 패턴 디코더(194)와,

로직 회로(192)를 포함하고,

상기 로직 회로(192)는,

상기 추가적인 테스트 인터페이스(160)의 상기 테스트 모드 선택 컨택트(163)에 접속되는 제 1 입력부와,

상기 비트 패턴 디코더(194)에 접속되는 제 2 입력부와,

복수의 출력부-상기 복수의 출력부로부터의 임의의 출력부는 상기 복수의 테스트 인터페이스(140a, 140b, 160)로부터의 상기 테스트 인터페이스(140a, 140b, 160)에 상기 개별적인 테스트 모드 선택 신호를 제공하도록 정렬됨-을 갖는 것을 특징으로 하는 전자 장치(100).
제 7 항에 있어서,

상기 전자 장치(100)는,

상기 테스트 모드 제어 장치(190)에 테스트 인터페이스 선택 신호를 제공하는 추가적인 컨택트(114, 116, 118)를 더 포함하되,

상기 테스트 모드 제어 장치(190)는,

상기 멀티플렉서의 체인(220)으로부터의 임의의 멀티플렉서(220a , 224b)에 개별적인 제어 신호를 제공하도록 정렬되고,

상기 바이패스 멀티플렉서(102)에 제어 신호를 제공하도록 정렬되는

전자 장치(100).