KR20040032873A - 카드 제조 기법 및 이에 의한 카드 - Google Patents

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Abstract

카드 제조 기술 및 그 카드가 제공된다. 카드는 전정기 방전 보호를 위해 회로 기판의 가장자리로 연장하는 그라운드 및/또는 파워층(112)을 구비하지만 카드가 제조중 다듬질 될 때 변형되는 또 다른 층의 전도성 세그먼트(160)들과의 단락을 회피하도록 그라운드 및/또는 파워 층(112)의 가장자리에 갭(112a)들을 또한 구비한다.

Description

카드 제조 기법 및 이에 의한 카드{CARD MANUFACTURING TECHNIQUE AND RESULTING CARD}
본 발명은 일반적으로 회로 기판에 관한 것이며, 더 상세하게는 데이터를 저장하기 위해서 휴대용 장치에서 활용되는 메모리 카드의 회로 기판에 관한 것이다.본 발명은 아주 다양한 회로 기판에 활용되지만, 본문에서는 메모리 카드, 특히 플래시 전기적 소거가능하며 프로그램가능한 읽기 전용 메모리(플래시 EEPROM)를 구비하는 휴대용 메모리 카드에서 구현되도록 설명되어 있다.
최근에, 디지털 카메라, 디지털 오디오 플레이어, 및 개인용 디지털 보조장치와 같은 장치들이 인기있어 왔다. 이러한 장치들은 소형이며 소박한 패키지에 대량의 저장 용량을 요구한다. 고밀도 비휘발 메모리를 활용하는 메모리 카드들은 종종 이러한 장치 및 개인용 컴퓨터에 부착되는 프린터 또는 외부 리더기에 탈착된다. 이러한 카드들의 빈번한 취급은 높은 위험의 정전기 방전을 야기한다.
따라서, 정전기 방전에 대해 염려가 없으며 제조 및 조립이 간단한 소형 박막 메모리 카드를 구비하는 것이 바람직하다.
본 발명은 일반적으로 회로 기판, 회로 기판을 통합한 메모리 카드를 제조하는 방법, 및 그 메모리 카드에 관한 것이다.
도 1은 본 발명을 예시하는 메모리 카드의 평면도이다.
도 2는 본 발명을 예시하는 메모리 카드의 단면도이다.
도 3은 카드의 전도성 층을 나타내는 사시 전개도이다.
도 4는 제조중 카드의 전도성 층을 나타내는 사시 전개도이다.
도 5a는 메모리 카드의 가장자리의 확대 사시도이다.
도 5b는 메모리 카드의 가장자리의 다른 예의 확대 사시도이다.
도 5c는 메모리 카드의 가장자리의 또 다른 예의 확대 사시도이다.
도 6a는 도 4와 5a에 나타난 카드의 섹션 A-A의 단면도이다.
도 6c는 도 4와 5c에 나타난 카드의 섹션 A-A의 단면도이다.
도 7은 도 3-5의 갭의 평면도이다.
도 8은 카드의 전도성 층에서 갭의 평면도이다.
메모리 카드들은 더 소형화 및 박막화 되며, 그 용량은 증가하고 또한 더 밀집하여 패킹되고 있다. 이러한 카드들의 빈번한 취급은 높은 위험의 정전기 방전(ESD)을 야기한다.
정전기 방전으로부터의 손상에 저항력이 있으며 카드의 다중 전도층의 회로를 단락시키기 쉽지 않은 메모리 카드와 그 메모리 카드를 제조하는 방법이 기술된다. 메모리 카드는 회로 기판을 밀폐시키거나 또는 플라스틱 커버에 위치시킴으로써 형성된다. 플라스틱 커버와 회로 기판의 가장자리 간의 접합부에는 정전기 방전이 메모리 카드의 회로 구성요소에 들어가 손상시키기 쉬운 갭이 있다. 그라운드(ground) 및 파워(power) 층은 회로 기판의 가장자리로 그리고 회로 기판과 메모리 카드간의 접합부을 따라 연장한다. 따라서 어떠한 정전기 방전도 이 층들중 어느 하나에 의해 흡수되며 고전압 방전으로부터 다른 회로 구성요소에 대한 손상이 회피된다. 다듬 공정으로 인한 단락을 회피하는 기존의 방법은 회로 기판의 가장자리로부터 멀리 떨어진 전도성 층의 전체 가장자리를 뒤로 끌어당기는 것을 수반하지만, 이러한 방법은 메모리 카드의 민감한 구성요소에 대해 ESD 보호를 거의 제공하지 못한다.
메모리 카드의 제조중, 회로 기판은 그 최종 체적으로 다듬어진다. 회로 기판의 가장자리에 위치한 금속층의 전도성 세그먼트는 다듬 공정중에 변형되어 절연층 위에 이를 수 있으며 제2 금속층, 이경우에 그라운드 또는 파워층중 어느 하나에 접촉할 수 있어서, 단락을 야기한다. 이미 언급된 것처럼, 그라운드 및/또는 파워 층을 정전기 방전 목적을 위한 카드의 접합부로 연장시키는 것이 바람직하다. 따라서, 단락을 회피하며 최대의 ESD 보호를 유지하기 위해서, 다듬 공정중에 발생하는 어떠한 변형도 단락을 야기하지 않도록 전도성 세그먼트와 수직으로 정렬되는 제2 전도성 층의 가장자리에 소형 갭이 형성된다. 전도성 세그먼트의 변형부는 층과 접촉하기 보다도 제2 전도성 층의 가장자리에 갭이 될 것이다. 갭의 사이즈는 회로 기판과 커버의 접합부에서 그라운드 및/또는 파워 층의 나머지 가장자리에 비례하여 작으며, 따라서 높은 수준의 ESD 보호를 보장하며 기판의 다듬 공정으로부터 단락을 회피시킨다.
도 1은 본 발명을 예시하는 메모리 카드의 후면을 나타낸다. 메모리 카드(100)는 터미널(140)을 지닌 노출된 후면과 커버된 정면(도시되지 않음)을 구비하는 회로 기판(110)을 포함한다. 상기 커버된 면은 나타나지 않은 플래시 메모리, 회로 트레이스(trace), 및 수동형 구성요소를 포함하는 적어도 하나의 집적 회로를 포함한다. 커버(120)는 회로의 정면과 가장자리를 커버하므로, 회로의 후면은 대체로 메모리 카드의 모든 후면을 형성하도록 노출된다. 회로 기판(110)의 가장자리와 커버(120) 사이의 접합부에는 협소한 갭(130)이 존재한다. 정전기 방전(150)은 회로 기판(110)의 가장자리와 커버(120) 사이의 접합부의 협소한 갭(130)으로 들어가는 것으로 나타나 있다. 왈라스(Wallace)의 "Semiconductor Package Using Terminals Formed on a Conductive Layer of a Circuit Board"로 표제된 미국특허 제6,040,622호는 메모리 패키지의 구조를 상세하게 기술하며 본문에 참조로 그대로 채용된다.
도 2는 예시적인 목적을 위해 매우 과장된 회로 기판(110)과 커버(120)간의 갭(130)을 나타낸다. 전도성 층(112과 114)은 회로 기판(110)의 가장자리에 이른다. 상기 갭은 아주 소형이지만, 정전기 방전(ESD)(150)이 전도성 층(112 또는 114)에 도달할 수 있도록 충분히 대형일 수 있다. 상기 전도성 층들은 그라운드 층 또는 파워 층중 어느 하나 일 수 있다. ESD의 경우에, 상기 ESD는 회로 기판(110)의 정면(180) 위의 임의의 회로 구성요소에 의하기 보다는 전도성 층(112과 114)에 의해 흡수된다. 상기 정면(180)은 플래시 메모리, 회로 트레이스, 및 수동형 구성요소를 포함하는 적어도 하나의 집적 회로를 구비한다.
도 3은 전도성 층의 세그먼트들을 지닌 회로 기판(110)의 기부를 나타낸다. 이러한 세그먼트들은 회로 기판의 정면 위의 회로 트레이스의 부분이거나, 회로 기판의 정면 또는 후면중 어느 하나에 전기도금 목적을 위해 사용되었던 세그먼트이거나, 또는 테스팅 후에 필요하지 않거나 또는 기판 제조중에 소각되는 테스트 리드(lead)일 수 있다. 회로 기판의 생산중, 기판은 그 최종 체적으로 절단 또는 전단 가공되어 도 1에서 보여지는 것처럼 플라스틱 커버에 위치되거나 또는 캡슐화된다. 최종 전단 또는 절단 가공이 정면(180)에서 후면(190)의 방향으로 실행되어 공정으로부터 임의의 변형부가 커버된 정면(180)으로부터 노출된 후면(190)으로 회로 기판(110)의 가장자리를 따라 이르게 된다. 따라서 전단 또는 절단 가공 공정중에 구성요소 부분들의 관계를 기술하기 위해, 전도성 층(112 또는 114)이 아래와 같이 전도성 기판(160)이 회로 기판의 커버된 정면(180)에서 보여지는 것으로서 기술된다.
도 4는 회로 기판의 생산에서 중간 단계를 도시한다. 이 단계에서, 세그먼트(160)들은 버스(165)에 연결된다. 세그먼트(160)와 버스(165)는 회로 기판(180)이 그 최종 체적으로 다듬어지기 전에 동일한 전도성 층의 부분이다. 이러한 중간 단계 예시에서 세그먼트들은 회로 기판의 정면 또는 후면에서 전기도금에 사용되는 회로 트레이스이거나, 또는 도 3에서 처럼 기능성 회로 엘리먼트 또는 테스트 리드이다. 본 발명은 절단 또는 전단 가공 작동중에 또 다른 전도성 층위에 위치한 전도성 층의 임의의 전도성 세그먼트의 단락을 보호한다.
도 5a는 예시적인 목적을 위해 하나의 갭 또는 슬롯을 나타내는 전단 가공후 회로 기판의 층들중 일부 가장자리의 확대도이다. 도 5a는 전도성 세그먼트(160) 아래에 위치한 전도성 층(112)을 나타낸다. 절연층(116)은 전도성 세그먼트(160)와 전도성 층(112) 사이에 위치한다. 전도성 층(112)은 갭(112a)과 가장자리 부분(112b)을 갖는다. 갭(112a)은 세그먼트(160) 보다 더 넓으며(즉, X 방향으로 더 크며) 전단 또는 절단 가공 공정중에 전도성 층(112)의 평면에 도달하는 세그먼트(160)의 변형부가 전도성 층(112)의 임의의 부분에 접촉하기 보다 갭(112)에 닿으므로, 단락을 회피시킨다. 회로 기판(110)의 가장자리 부분(112b)이 도 1에서 보여지는 것처럼 회로 기판(110)과 커버(120)간의 접합부에 위치함에 유의한다. 따라서, 전도성 층의 대부분이 회로 기판의 가장자리에 위치되어 발생할 수 있는 ESD를 끌어당기며, 동시에 상기 층(112 또는 114)과 세그먼트(160)의 접촉으로부터 야기되는 임의의 잠재적 단락이 회피된다.
도 6a는 도 5a에 나타난 회로 기판의 섹션 A-A를 따라 취하여진 단면도이다. 절연층(116) 위의 전도성 세그먼트(160)는 전단 또는 절단 가공 작동중에 변형되어져서 세그먼트(160)의 변형부(160a)가 회로 기판의 가장자리 아래에 이르게된다. 변형부의 양과 변형부의 사이즈는 전단력, 전단 기기의 기하구조, 및 전도성 세그먼트의 금속의 신축성(elasticity)에 좌우한다. 상기 변형부가 회로 기판의 가장자리, 즉 Z 방향 아래로, 상기 기판의 가장자리, 즉 Y 방향으로 또는 이로부터 멀리, 그리고 상기 기판의 가장자리, 즉 X 방향에 걸쳐 이를것으로 예지된다. 따라서 상기 갭(112a)은 X 방향의 상당량의 변형부가 갭으로 들어가서 가장자리 부분(112b)에 접촉하지 않도록 충분히 넓게 만들어진다. 갭(12a)은, 상기 갭으로, 또는 Y 방향에 이르는 임의의 변형부가 마찬가지로 전도성 층(112)에 접촉하지 않도록 또한 충분히 깊다. 전도성 층(114)은 동일한 방법으로 형성되며 상기 층(112)과 같은 동일 구조를 갖는다. 층(112 또는 114)은 각각 그라운드 또는 파워 층이다. 도 7은 X와 Y 방향으로 갭과 세그먼트의 상대적인 폭 또는 사이즈를 나타낸다. 전도성 세그먼트의 사이즈는 세그먼트의 기능에 따라 폭넓게 변동될 수 있지만, 일반적으로 약 1밀(mil)(0.001") 내지 약 50밀(0.05")의 범위이며, 상기 갭의 폭과 깊이는 임의의 변형부가 갭으로 들어가 전도성 층과 접촉하지 않도록 충분한 허용차를 지닌 세그먼트에 비례하여 만들어진다. 일 실시예에서, 도 7의 전도성 세그먼트(160a)의 폭(csw)은 4밀이며(즉, X 방향으로), 갭(112a)의 폭(gw)은 가장자리에서 가장자리까지 40밀(즉, X 방향으로)이지만 깊이(gd)는 60밀(즉, Y 방향으로)이다.
도 5b는 회로 기판의 가장자리의 또 다른 예의 확대도이다. 본 도면은 세그먼트(160)의 가능한 변형 패턴을 도시한다. 변형부(160a)는 도 5a에 의해 도시된 것처럼 Z 방향으로 뿐만 아니라 회로 기판의 다듬 공정의 결과처럼 X 축을 따라 측면으로 그리고 Y 축을 따라 갭(112a)에 이르게된다. 갭(112a)은 임의의 변형부(160a)가 갭(112a 또는 114a)으로 들어가며 전도성 층(112 또는 114)의 가장자리 부분(112b)과 접촉하지 않도록 충분히 넓게 만들어진다(즉, X 축을 따라). 또한, 메모리 카드(100)의 임의의 변형부가 갭(112a 또는 114a)로 들어가며 층(112 또는 114)과 접촉하지 않도록 충분히 깊다. 도 5b에서, 변형부(160a)는 층(112)에 이르는 것으로 나타나 있다. 그러나 변형부(116a)는 층(114)까지 이르며 따라서 가장자리 부분(114b)과 접촉하기 보다도 갭(114a)으로 들어가게 된다.
도 5c는 회로 기판의 가장자리의 또 다른 예의 확대도이다. 본 예에서, 회로 기판의 모든 층들은 회로 기판의 가장자리에서 슬롯이 형성되어 있다. 슬롯(116c, 112c, 및 114c)이 절연층(116), 전도성 층(112) 및 전도성 층(114)에 각각 형성되어 있다. 상기 슬롯은 도시되지 않은 층들과 번호 매김되지 않은 층들을 포함하는 기판의 모든 층들을 가로지른다. 슬롯(116c, 112c 및 114c)은 전도성 층(112와 114)의 갭(112a와 114a) 보다도 X와 Y 방향에서 더 작다. 따라서, 상기 갭(112a와 114a)은 슬롯(112c와 114c)의 어느 일측의 측면으로(즉, X 방향으로) 넓다. 또한 갭(112a와 114a)은 슬롯(112c와 114c) 보다는 더 깊다(즉, Y 방향으로). 따라서, 상기 슬롯들은 갭들내에 형성되며 상기 갭들에 의해 완전히 둘러싸이게 된다. 도 5a와 5b의 이전 예에서 처럼, 발생할 수 있는 임의의 변형부(160a)는 전도성 층(112와 114)의 가장자리 부분(112b와 114b)과 접촉하기 보다는 갭(112a와 114a)으로 들어가게 된다. 따라서, 단락이 회피된다. 상기 전도성 층(112와 114)의 갭들은 그것들이 정렬되는 전도성 세그먼트(160) 보다는 X와 Y 방향으로 더 크므로 가장자리의 기하구조와, 특히 슬롯(116, 112 및 114)에서 수많이 변형이 있을 수 있다.
도 6c는 도 5c에 나타난 회로 기판의 섹션 A-A를 따라 취하여진 단면도이다. 도 6a에 관하여 상기된 것처럼, 절연층(116)위의 전도성 세그먼트(160)는 전단 또는 절단 가공 공정중에 변형되어져서 세그먼트(160)의 변형부(160a)가 회로 기판의 가장자리에 이르게된다. 변형부(160a)의 양과 사이즈는 전단력, 전단 가공 기기의기하구조, 및 전도성 세그먼트의 금속의 신축성에 좌우한다. 변형부가 회로 기판의 가장자리로, 즉 Z 방향으로, 회로 기판으로 또는 이로부터 멀리, 즉, Y 방향으로, 그리고 회로 기판의 가장자리를 가로질러, 즉, X 방향으로 이르게 됨이 예견된다. 따라서, 상기 갭(112a)은 X 방향에서 변형부의 임의의 양이 갭으로 들어가며 가장자리 부분(112b 또는 114b)과 접촉하지 않도록 충분히 넓게 만들어진다. 또한 갭(112a)은 갭으로, 또는 Y 방향으로 이르는 임의의 변형부가 전도성 층(112) 또는 전도성 층(114)과 접촉하지 않도록 충분히 깊다.
도 8은 갭(112a)이 가질 수 있는 다양한 형태들중 몇개를 나타낸다. 갭(112a)은 서로 다른 사이즈와 형태를 가지며, 이 모두는 변형부(160a)와 전도성 층(112 또는 114) 사이에서 임의의 단락을 회피하게 충분한 크다.
발명의 예시적인 예가 도시 및 기술되었지만, 다른 수정, 변경, 및 변형이 이루어 질 수 있으며 본 발명이 속하는 당업자에게 자명함이 명백할 것이다.
따라서, 본 발명은 나타나고 기술된 실시예로 제한되지 않으며 그러한 수정 및 본 발명의 본질적인 특색을 구성하는 특색들을 포함하는 다른 실시예들이 동등하며 본 발명의 사상 및 범위내에 있다고 생각된다.

Claims (20)

  1. 회로 기판의 가장자리에 전도성 세그먼트들을 구비하는 제1 전도성 층;
    제1 절연층;
    상기 제1 절연층에 의해 제1 전도성 층으로부터 분리되며, 제1 전도성 층 아래에 위치하고, 회로 기판의 가장자리에 이르며, 회로 기판의 가장자리에 갭들을 구비하는 제2 전도성 층을 포함하며,
    상기 갭들중 1개 또는 그 이상이 전도성 세그먼트들과 정렬하여 상기 가장자리 위에서 상기 제2 층의 평면에 이르는 전도성 세그먼트들의 임의의 변형부가 갭들내에 이르며 제2 전도성 층과 접촉하지 않는 적어도 하나의 주변 가장자리를 갖는 회로 기판.
  2. 제1항에 있어서, 상기 갭들이 슬롯들인 것을 특징으로 하는 회로 기판.
  3. 제1항에 있어서, 상기 갭들이 노치(notch)들인 것을 특징으로 하는 회로 기판.
  4. 제1항에 있어서, 상기 갭의 폭은, 회로 기판의 가장자리에 있는 것 보다도 가장자리에서 떨어져서 더 작은 것을 특징으로 하는 회로 기판.
  5. 제1항에 있어서, 제2 전도성 층이 그라운드(ground) 또는 파워(power) 층인 것을 특징으로 하는 회로 기판.
  6. 제1항에 있어서, 상기 제3 전도성 층은 회로 기판의 가장자리에 갭들을 구비하는 제3 전도성 층을 더 포함하며, 상기 갭들은 전도성 세그먼트들과 정렬되어 제3 층의 평면에 이르는 전도성 세그먼트의 임의의 변형부가 상기 갭들내에 이르며 제3 전도성 층과 접촉하지 않는 것을 특징으로 하는 회로 기판.
  7. 제6항에 있어서, 상기 제3 전도성 층은 그라운드 또는 파워 층인 것을 특징으로 하는 회로 기판.
  8. 다중층 회로 기판을 만드는 방법에 있어서,
    회로 기판의 적어도 하나의 가장자리를 따라 위치하는 전도성 세그먼트들을 구비하는 제1 전도성 층을 형성하는 단계;
    제1 전도성 층 아래에 절연층을 형성하는 단계;
    상기 제1 전도성 층과 절연층 아래에, 상기 전도성 세그먼트들보다도 더 크며 상기 전도성 세그먼트와 정렬된 회로 기판의 적어도 하나의 가장자리를 따라 위치된 갭들을 구비하는 제2 전도성 층을 형성하는 단계;
    세그먼트들의 임의의 변형부가 갭들에 이르며 제2 전도성 층과 접촉하지 않도록 회로 기판과 전도성 세그먼트들을 다듬는 단계
    를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 회로 기판을 다듬는 단계는 회로 기판을 전단 가공하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 제1 전도성 층은 제2 전도성 층 이전에 전단 가공되는 것을 특징으로 하는 방법.
  11. 적어도 하나의 가장자리로 연장하는 파워 층(power layer);
    적어도 하나의 가장자리로 연장하는 그라운드 층(ground layer); 및
    회로 기판의 적어도 하나의 가장자리에 금속 세그먼트들을 구비하며, 절연층에 의해 그라운드 또는 파워 층에 의해 분리되는 적어도 하나의 부가층을 포함하며,
    적어도 하나의 가장자리에서 금속 세그먼트들 아래에 위치한 그라운드 또는 파워 층의 부분들이 슬롯으로 형성되어 상기 적어도 하나의 가장자리의 금속 세그먼트들의 임의의 변형부가 그라운드 또는 파워 층과 접촉하지 않는 적어도 하나의 가장자리를 구비하는 회로 기판.
  12. 제11항에 있어서, 상기 금속 세그먼트들은 회로 기판으로부터 또한 다듬어지는 버스에 연결되는 것을 특징으로 하는 회로 기판.
  13. 제11항에 있어서, 상기 금속 세그먼트들은 회로 트레이스들인 것을 특징으로 하는 회로 기판.
  14. 제11항에 있어서, 상기 금속 세그먼트들은 테스트 리드들인 것을 특징으로 하는 회로 기판.
  15. 적어도 하나의 버스, 제1 영역, 및 적어도 하나의 버스를 제1 영역에 연결시키는 세그먼트들을 포함하는 금속층; 및
    금속층의 제1 영역이 회로 기판의 제1 층을 형성하며 버스를 제1 영역에 연결시키는 세그먼트들이 회로 기판의 적어도 하나의 가장자리에 위치하고 회로 기판의 적어도 하나의 가장자리 위에서 적어도 하나의 버스에 이르는, 적어도 하나의 가장자리;
    금속층 아래의 절연층; 및
    금속층과 절연층 아래에 위치하며 적어도 하나의 가장자리에 이르고, 회로 기판의 적어도 하나의 가장자리에 갭들을 구비하여, 갭들중 적어도 하나가 세그먼트들중 적어도 하나와 정렬되는, 제2 전도성 층
    을 포함 하는 회로 기판
    을 포함하는 것을 특징으로 하는 구조체.
  16. 제15항에 있어서, 적어도 하나의 가장자리 위에서 제2 전도성 층의 평면에 이르는 전도성 세그먼트들의 임의의 변형부가 갭들내에 이르며 제2 전도성 층과 접촉하지 않는 것을 특징으로 하는 구조체.
  17. 회로 기판, 커버, 및 회로 기판의 가장자리와 커버 사이에 접합부를 포함하는 메모리 저장 장치를 만드는 방법에 있어서,
    회로 기판내에 위치하는 제1 영역, 회로 기판없이 위치하는 버스, 및 회로 기판의 가장자리에서 제1 영역을 버스로 연결시키는 다수의 세그먼트들을 포함하는 제1 금속 층을 형성하는 단계;
    제1 금속층의 제1 영역 아래에 절연층을 형성하는 단계;
    절연층 아래에 있으며 절연층에 의해 제1 금속 층으로부터 분리되며, 회로 기판의 가장자리에 이르며 다수의 세그먼트들 알에 위치한 회로 기판의 가장자리에 다수의 갭들을 구비하는 제2 금속 층을 형성하는 단계; 및
    회로 기판의 가장자리에서 다수의 세그먼트들을 전단 가공하고 세그먼트들의 임의의 변형부가 제2 금속층의 갭들내에 있도록 버스를 제거하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 회로 기판과 제2 금속층의 가장자리가 커버와 회로 기판 간의 접합부에 있도록 회로 기판을 커버로 위치시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제1 항에 있어서, 플래시 메모리, 회로 트레이스들, 및 수동형 구성요소를 포함하는 적어도 하나의 집적회로를 더 포함하는 것을 특징으로 하는 회로 기판.
  20. 제11항에 있어서, 플래시 메모리, 회로 트레이스들, 및 수동형 구성요소들을 포함하는 적어도 하나의 집적회로를 더 포함하는 것을 특징으로 하는 회로 기판.
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