KR20040030956A - 전계 방출 백플레이트 - Google Patents

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KR20040030956A KR10-2004-7002038A KR20047002038A KR20040030956A KR 20040030956 A KR20040030956 A KR 20040030956A KR 20047002038 A KR20047002038 A KR 20047002038A KR 20040030956 A KR20040030956 A KR 20040030956A
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Abstract

본 발명은 무정형 반도체계 재료의 영역을 레이저를 이용하여 결정화함으로써 형성되는 전계 방출 백플레이트(12g)에 관한 것이다. 이미터 사이트(20g)가 결정화 공정에 의해 유발되는 거친 표면 조직으로부터 초래된다. 그러한 결정화 공정은 레이저 간섭계를 사용하여 국부적으로 이루어질 수도 있으며, 이 국부적인 결정화 영역(18j) 상에서 프로파일을 갖는 이미터 팁(20j)이 성장한다. 이러한 백플레이트는 전계 방출 소자에서 진공의 또는 넓은 띠틈 광 방출 폴리머 내로 전자를 방출하도록 사용될 수 있다. 또한, 자가 정렬식 게이트를 구비한 백플레이트(12m)가 절연 층(38m)과 금속 층(40m)을 이미터 팁 상에 증착하고, 금속 층의 상면을 제거한 다음, 절연 층을 에칭에 의해 제거하여, 금속 테두리로 둘러싸인 각각의 팁만 남겨지도록 함으로써 형성될 수 있다. 평면화제(39n)가 이 공정을 개선하도록 사용될 수 있다.

Description

전계 방출 백플레이트{FIELD EMISSION BACKPLATE}
평판 디스플레이 소자는 전자 공학 분야에 있어서 상당히 중요한 부문으로서, 현재 개발 수준을 보면, 능동 행렬 액정 표시 소자(AMLCD)가 음극선관(CRT) 기술의 아성에 도전장을 내밀기 시작하고 있다. 그러한 AMLCD 소자는 비방사성으로 복잡한 리소그래피 기술을 필요로 하며, 색상의 연출에 필터와 정합 스펙트럼 백라이트를 필요로 한다. 그러나, 액정 물질의 비선형 특성으로 인해 AMLCD 소자는 상당한 양의 광손실 및 그 내재한 복잡성이 문제가 되고 있으며, 이로 인해 결국 음극 선관보다 휘도가 떨어질 뿐만 아니라 연출 가능한 색상의 전범위가 좁고, 시야각 및 대비 특성이 불량하다. 또한, 표시 소자의 비방사 특성으로 인해, 종종 입력 전력이 충분히 사용되지 못하여, 입력 에너지의 70％ 이상이 무용지물이 된다.
전술한 바와 같은 평판 표시 소자의 문제점을 해결하기 위한 일 방안으로,통상의 "스핀드트 팁(spindt tip)" 기술에 기초한 전계 방출 표시 소자가 제안되어 있다. 이 전계 방출 표시 소자(FED)는 본질적으로는 평평한 음극 선관 소자와 동일하지만, 하나의 전자총을 사용하여 섀도 마스크를 통해 스크린 상의 형광체에 전자를 쏘기보다는, 각각의 표시 픽셀 마다 수십 또는 수백 개의 개개의 팁을 갖추고 있다. 이들 팁이 발명자 캡 스핀드트(Cap Spindt)의 이름을 본따 스핀드트 팁으로 알려져 있다. 이의 제조 공정을 보면, 우선 포토리소그래피를 이용하여 게이트 금속에 구멍 패턴이 형성된다. 그 후, 하부의 절연막이 등방성 습식 에칭 방식으로 에칭되는데, 이 방식에서는, 게이트 금속 아래에 우물(well) 구조를 남기는 "언더컷(undercut)" 기술이 채용되고 있다. 희생층(보통 니켈로 이루어진)이 그 후 표면 상에 빗각으로 증착되어 그와 같이 형성된 우물이 메꾸어지는 것을 방지하도록 되며, 이어서 이미터(emitter) 재료(보통 텅스텐 또는 몰리브덴)가 상기 구멍을 통해 우물 내에 증착된다. 증착 금속이 표면 상에 구축됨에 따라, 희생층 상에서는 그 증착 금속이 두께 증가에 따라 구멍을 막아 우물에 이미터 팁을 제공하도록 되어 있다. 그 후, 희생층을 에칭하여 팁과 우물 및 원래의 게이트 금속이 남겨지도록 함으로써 상부 금속이 제거된다. 이렇게 해서 스핀드트 팁을 갖는 백플레이트가 완성된다. 백플레이트가 완성되면, 소정 패턴을 갖는 형광체를 내포하고 있는 상판이 스페이서를 사용하여 백플레이트에 대해 상대적인 위치로 배치되며, 마지막으로, 소자는 진공화 처리되어, 방출 전자가 보통의 긴 자유 경로를 따라 이동하도록 된다. 마이크로팁을 이용한 전계 방출의 원리는 이해하기 쉬우며, Fowler-Nordheim 터널링 방정식을 따르고 있다. 이 방정식, 즉 I=JFNNα에 따르면, 방출 전류 및 그에 따른 표시 소자의 휘도는 전류 밀도, 팁의 개수 및 그 날카로움에 좌우된다. 상기 방정식에서, 기호 n은 팁의 개수이고, 기호 α는 팁의 날카로운 정도이며, 기호 JFN는 Fowler-Nordheim 터널링 전류 밀도이다.
팁은 예를 들어, 형광체 내로의 열전자 주입을 제공하는 날카로운 전자 방출원으로서 작용한다.
이 기술은 그러나 불행히도, 그 제조에 있어서의 극도의 복잡성으로 인해 사용이 크게 제한되며, 결정 실리콘 이미터의 경우 웨이퍼 크기로 인한 제약이 따른다.
다른 박막 재료가 전계 방출에 사용될 수도 있다. 카본은 다이아몬드에 견줄 만한 주요 재료로서, 다이아몬드형 카본 및 카본 나노 튜브 또한 적당하다. 다이아몬드의 사용이 탁월한 선택으로 여겨져 왔긴 하지만, 다이아몬드는 제조가 어렵기도 하고 다이아몬드가 갖추어야만 하는 제안된 부전자 친화력 매커니즘이 문제가 된다.
본 발명의 적어도 하나의 태양의 적어도 하나의 실시예의 목적은 종래 기술에서의 전술한 문제점 중 하나 이상을 방지하거나 적어도 경감시키는 것이다.
본 발명은 전계 방출 백플레이트, 그리고 그 관련 장치 및 제조 방법에 관한 것이다. 보다 구체적으로 설명하자면, 본 발명은, 이것으로만 제한되는 것은 아니지만, 레이저를 이용한 결정화 작용 및 선택적인 재성장에 의해 형성되는 복수 개의 방출 사이트(site) 또는 "실리콘 팁(silicon tip)"을 포함하는 전계 방출 백플레이트에 관한 것이다. 본 발명은 디스플레이 소자 부문에 사용된다.
본 발명의 이러한 그리고 그외 태양이 첨부 도면과 함께 이하의 설명을 읽음으로써 분명해질 것이다.
도 1A 내지 도 1F는 본 발명에 따른 각종 에너지에서 결정화된 박막 반도체를 도시한 도면.
도 2는 본 발명의 제1 실시예에 따른 전계 방출 소자를 도시한 도면.
도 3은 도 2의 전계 방출 소자의 전계 방출 백플레이트에 대한 전계 방출 전류 대 전기장의 관계를 도시한 그래프.
도 4는 전계 방출 백플레이트의 형성에 있어서 레이저 간섭 패턴이 그 위로투사되는 무정형 실리콘 박막을 도시한 개략적인 사시도.
도 5는 본 발명의 제2 실시예에 따른 성장 결정 실리콘 백플레이트의 측면 프로파일을 도시한 단면도.
도 6은 본 발명의 제3 실시예에 따른 결정 실리콘 팁을 구비한 전계 방출 소자를 도시한 개략적인 측면도.
도 7은 본 발명의 제4 실시예에 따른 결정 실리콘 팁을 구비한 전계 방출 소자의 개략적인 측면도.
도 8은 본 발명의 제5 실시예에 따른 결정 실리콘 팁을 구비한 전계 방출 소자의 개략적인 측면도.
도 9A 내지 도 9E는 본 발명의 제6 실시예에 따른 전계 방출 백플레이트의 제조 방법의 일련의 단계를 보여주는 측단면도.
도 10A 및 도 10B는 도 9A 내지 도 9E의 전계 방출 백플레이트의 이미지를 보여주는 사진.
도 11A 내지 도 11C는 평탄화제의 사용을 포함하는 본 발명의 제7 실시예에 따라 형성된 전계 방출 백플레이트 제조 방법의 일련의 단계를 보여주는 측단면도.
본 발명의 제1 태양에 따르면, 기판 상에 무정형 반도체계 재료로 이루어진 평면 본체를 제공하는 단계; 그리고 상기 무정형 반도체계 재료의 적어도 일부를레이저를 이용하여 결정화하는 단계를 포함하며, 상기 무정형 반도체계 재료의 결정화 시에 복수 개의 이미터 사이트가 형성되는, 전계 방출 백플레이트 제조 방법이 제공된다.
바람직하게는, 상기 무정형 반도체계 재료로 이루어진 평면 본체는 기판 상에 박막 재료를 증착하여 제공된다.
편리하게는, 상기 반도체계 재료는 실리콘 또는 그 합금이다.
바람직하게는, 상기 레이저를 이용한 결정화 단계는 엑시머 레이저 또는 Nd:YAG 레이저를 사용하여 수행된다.
편리하게는, 상기 엑시머 레이저는 KrF 레이저이다.
본 발명의 내용에서, 용어 "박막"은 약간의 두께를 갖는, 예를 들어 1nm 내지 100nm, 통상 10nm의 막을 정의하는데 사용되고 있음이 이해될 것이다.
본 발명의 제2 태양에 따르면, 무정형 반도체계 재료로 이루어진 박막의 레이저 결정화에 의해 형성된 복수 개의 이미터 사이트를 포함하는 전계 방출 백플레이트가 제공된다.
편리하게는, 상기 반도체계 재료는 실리콘 또는 그 합금이다.
본 발명의 제3 태양에 따르면, 무정형 반도체계 재료로 이루어진 박막의 레이저 결정화에 의해 형성된 복수 개의 이미터 사이트를 구비하는 전계 방출 백플레이트를 포함하는 전계 방출 소자가 제공된다.
상기 전계 방출 소자는 백플레이트의 이미터 사이트가 소자 내의 방출원으로서 작용하는 진공 소자일 수도 있다.
편리하게는, 상기 전계 방출 소자는 기판, 전계 방출 백플레이트, 진공 공간 및 투명 창, 예를 들어 박막의 투명 금속 또는 금속화된 형광체를 포함하며, 상기 전계 방출 백플레이트는 기판 상에 형성되고, 상기 진공 공간은 전계 방출 백플레이트와 박막의 투명 금속 또는 금속화된 형광체 사이에 위치한다.
선택적으로, 상기 전계 방출 소자는 상기 백플레이트의 이미터 사이트로부터 전자가 그 내부로 방출되는 넓은 띠틈(band-gap) 광 방출 재료, 예를 들어 광 방출 폴리머를 포함한다.
편리하게는, 상기 전계 방출 소자는 기판, 그 일측 상에 복수 개의 이미터 사이트가 형성된 전계 방출 백플레이트, 광 방출 폴리머 및 박막의 투명 금속 또는 금속화된 형광체를 포함하며, 상기 전계 방출 백플레이트는 기판 상에 형성되고, 상기 광 방출 폴리머의 일 표면은 전계 방출 백플레이트의 복수 개의 이미터 사이트 상에 배치되며, 상기 박막의 투명 금속은 광 방출 폴리머의 다른 표면 상에 배치된다.
편리하게는, 상기 전계 방출 소자는 디스플레이 소자이다.
본 발명의 제4 태양에 따르면, 복수 개의 성장 팁을 포함하며, 실질적으로 반도체계 재료로 형성되는 전계 방출 백플레이트가 제공된다.
바람직하게는, 상기 복수 개의 팁은 반도체계 재료로 된 박막 상에 형성된다.
바람직하게는, 상기 성장 팁은 "프로파일"을 갖추고 있으며, 즉 날카로운 뾰족한 형상을 초래하는 방식으로 성장한다.
편리하게는, 상기 팁은 동시에 성장 및 에칭된다.
편리하게는, 반도체계 재료는 실리콘 또는 그 합금이다.
본 발명의 제5 태양에 따르면, 실질적으로 무정형 재료로 이루어진 평면 부재와, 그 위의 결정화 재료로 이루어진 복수 개의 팁을 포함하는 전계 방출 백플레이트가 제공된다.
바람직하게는, 상기 팁은 상기 평면 부재의 결정화 또는 결정화된 영역 상에 형성된다.
본 발명의 제6 태양에 따르면, 복수 개의 성장 팁을 포함하며, 실질적으로 박막 실리콘계 재료로 형성되는 전계 방출 백플레이트가 제공된다.
바람직하게는, 상기 복수 개의 팁은 무정형 실리콘으로 이루어진 박막의 복수 개의 결정화 영역 상에서의 결정화 실리콘의 성장에 의해 형성된다.
본 발명의 제7 태양에 따르면, 무정형 반도체계 재료로 이루어진 박막의 복수 개의 결정화 영역 상에서의 결정화 반도체계 재료의 선택적인 성장에 의해 형성되는 (프로파일을 갖춘) 팁 어레이를 구비하는 백플레이트를 포함하는 전계 방출 소자가 제공된다.
상기 전계 방출 소자는 백플레이트의 이미터 팁이 소자 내의 방출원으로서 작용하는 진공 소자일 수도 있다.
편리하게는, 상기 전계 방출 소자는 기판, 전계 방출 백플레이트, 진공 공간 및 투명 창, 예를 들어 투명 금속을 포함하며, 상기 전계 방출 백플레이트는 기판 상에 형성되고, 상기 진공 공간은 전계 방출 백플레이트와 박막의 투명 금속 사이에 위치한다.
선택적으로, 상기 전계 방출 소자는 사용 시에 상기 백플레이트의 이미터 팁으로부터 전자가 그 내부로 방출되는 넓은 띠틈 광 방출 재료, 예를 들어 광 방출 폴리머를 포함할 수도 있다.
편리하게는, 상기 전계 방출 소자는 기판, 그 일측 상에 복수 개의 팁이 형성된 전계 방출 백플레이트, 광 방출 폴리머 및 박막의 투명 금속을 포함하며, 상기 전계 방출 백플레이트는 기판 상에 형성되고, 상기 광 방출 폴리머의 일 표면은 복수 개의 전계 방출 백플레이트의 팁 상에 배치되며, 상기 박막의 투명 금속은 광 방출 폴리머의 다른 표면 상에 배치된다.
편리하게는, 상기 전계 방출 소자는 디스플레이 소자이다.
바람직하게는, 상기 전계 방출 백플레이트의 팁은 일 평방 마이크론 당 적어도 100의 밀도를 갖는다.
본 발명의 제8 태양에 따르면, 기판 상에 무정형 반도체계 재료로 이루어진 박막을 증착하는 단계와; 상기 무정형 반도체계 재료로 된 박막의 복수 개의 영역을 국부적으로 결정화하는 단계; 그리고 무정형 반도체계 재료로 된 박막의 복수 개의 결정화 영역 각각 상에서 결정화 반도체계 재료를 성장시키는 단계를 포함하는 전계 방출 백플레이트 제조 방법이 제공된다.
편리하게는, 상기 무정형 반도체계 재료로 된 박막은 플라즈마 증강 화학 증착(PECVD)에 의해 기판 상에 증착된다.
바람직하게는, 상기 무정형 반도체계 재료로 된 박막의 복수 개의 영역이 레이저 간섭 패턴의 적어도 일 펄스에 노출됨으로써 결정화된다.
본 발명의 제9 태양에 따르면, 레이저 빔을 쪼개어 다시 재결합시킴으로써 레이저 간섭계를 형성하는 단계와; 레이저 빔의 재결합 평면에 무정형 반도체계 재료로 된 박막을 배치하는 단계; 그리고 박막에 적어도 하나의 레이저 펄스를 가함으로써 무정형 반도체계 재료로 된 박막의 영역을 국부적으로 결정화하는 단계를 포함하며, 무정형 반도체계 재료로 된 박막에 발생된 결정화 영역은 레이저의 간섭 패턴에 대응하는, 전계 방출 백플레이트에 사용하기 위한 무정형 반도체계 재료로 된 박막의 영역 결정화 방법이 제공된다.
바람직하게는, 무정형 반도체계 재료로 된 백플레이트의 경우 그 반도체계 재료는 수소화 무정형 실리콘이며, 레이저는 흡수율을 최대화하는 약 532nm의 파장으로 작동하며, 상기 레이저는 Nd:YAG 레이저이다.
우선 도 1A 내지 도 1F를 참조하면, 이들 도면은 전계 방출 백플레이트(12a, 12b, 12c, 12d, 12e, 12f)의 이미지를 보여주는 사진이다. 상기 각각의 전계 방출 백플레이트는 무정형 반도체계 재료, 이 경우에는 n-형 수소화 무정형 실리콘으로 형성되며, 그 표면에 복수 개의 이미터 사이트(20a, 20b, 20c, 20d, 20e, 20f)가형성되어 있다. 이 전계 방출 백플레이트(12a 내지 12f)는 예를 들어, 플라즈마 증강 화학 증착(PECVD)에 의해 알루미늄 기판 상에 n-형 수소화 무정형 실리콘을 대략 100nm의 박막 형태로 증착하여 형성된다. 증착된 박막은 그 후, 엑시머 레이저 또는 Nd:YAG 레이저, 이 경우에는 산소 환경에서 2mm/s의 주사 속도 및 248nm의 파장으로 작동하는 KrF 레이저를 이용한 결정화 처리를 거친 다음 담금질 처리된다. 선택적으로, 532nm의 파장으로 작동하는 Nd:YAG 레이저가 사용된다. 레이저는 3 내지 7 나노초의 펄스로 작동하며, 계단식 및 반복 작동을 통해 소정 패턴을 형성한다. 이러한 처리를 통해 거친 조직을 갖는 실리콘 표면이 초래된다. 실리콘에 흡수된 에너지는 도 1A 내지 도 1F에 잘 도시된 바와 같이 표면의 조도화 정도에 영향을 미친다. 도 1A는 소량의, 즉 대략 100mJ/cm의 흡수 에너지에 의해 형성된 이미터 팁(20a)을 보여주고 있다. 이 도면을 300mJ/cm 범위의 비교적 대량의 흡수 에너지에 의해 달성되는 원형의 이미터 팁(20f)을 보여주고 있는 도 1F와 비교할 수 있다. 각각의 경우에, 팁(20a 내지 20f) 각각은 이미터 사이트로서 작용한다. 백플레이트(12)가 전계 방출 소자(도시하지 않음)에 합체되는 경우, 이러한 전계 방출 구성에서는 각각의 이미터 사이트(20a 내지 20f)가 낮은 전계에서 전자를 방출한다. 백플레이트(12a 내지 12f)는 10-5A 이상의 방출 전류 및 대략 10V/㎛의 낮은 전계 한계치를 초래한다.
도 1A 내지 도 1F를 참조하여 기술된 바와 같이 형성된 전계 방출 백플레이트(12g)를 구비하는 제1 실시예의 전계 방출 소자(10g)가 도 2에 도시되어 있다.이 도시된 소자(10g)는 전계 방출 백플레이트(12g)를 구비한 삼극관 소자로, 알루미늄 기판(14g), 그리고 엑시머 레이저에 의해 처리되어 표면 상에 복수 개의 이미터 사이트(20g)가 형성된 n-형 수소화 무정형 실리콘으로 이루어진 박막(16g)을 포함한다. 절연층, 예를 들어 실리콘 질화물과 같은 절연 재료로 이루어진 층이 결정화 실리콘 상에 배치된 후 에칭되어, 스페이서 요소(22g)를 제공한다. 이들 각각의 스페이서 요소(22g) 상에는 형광체, 예를 들어 금속화된 형광체로 이루어진 박막(26g)이 배치되며, 유리 층(28g)이 제공됨에 따라 소자가 완성되어, 세개의 터미널 게이트 제어 장치를 제공하게 된다. 유리 층(28g)과 이미터 사이트(20g) 사이의 영역(24g)은 진공화 처리되어, 방출 작용이 저전압을 사용하여 제어될 수 있도록 되는데, 이것은 소자(10g)가 표시 장치에 사용되는 경우 공간의 효과적인 제어에 있어 아주 중요하다.
5 ×10-mbar 미만의 진공압을 갖는 이러한 소자(10g)에서 측정되는 방출 전류가 그러한 방출 전류 대 전기장의 관계를 그래프로 표시한 도 3에 도시되어 있다. 또한 기하학적 증강 및 내부 증강 모두를 보여주고 있는 이 도면에 의하면 전술한 소자(10g)용의 베타 인자가 450 이상인 것으로 추정된다.
도 4에는 알루미늄 기판(14h) 상에 배치된 무정형 실리콘(16h) 박막이 도시되어 있다. 이 경우, 레이저 간섭 패턴에 의해 유발된 도트(18h) 패턴을 실리콘(16h)의 표면 영역 상에서 볼 수 있다. 이러한 장치는 제1 실시예에서와 같은 백플레이트를 형성하도록 사용된 기술의 개량 기술을 보여주는 것으로, 이 기술은 전계 방출 백플레이트를 형성하도록 사용되고 있다.
무정형 실리콘(16h) 박막은 플라즈마 증강 화학 증착(PECVD)에 의해 알루미늄(14h) 기판 상에 배치된다. 3 내지 7 나노초 범위의 펄스 지속 기간을 갖는 Nd:YAG 펄스 레이저가 간섭계를 형성하도록 사용되며, 이 경우 레이저 빔은 쪼개어졌다가 다시 하나로 되어, 도트(18h) 패턴을 형성하게 된다. 이 실리콘 박막 층(16h)이 레이저 간섭 패턴이 형성되어 있는 평면 상에 배치된다. 레이저 간섭 패턴은 실리콘 층(16h) 상에 작용하여, 결정화 영역 또는 도트(18h)를 형성한다. Nd:YAG 레이저의 단일 펄스가 상기 영역을 국부적으로 결정화하도록 사용된다. 레이저 빔은 박막 실리콘(16h)의 평면 내에서 계단식 및 반복 작동 시스템과 동기식으로 작동하여, 레이저 스폿을 형성하며, 그에 따라 박막 실리콘(16h)의 플레이트 표면 전체에 걸쳐 결정화 도트(18h)가 분포되도록 하여, 고밀도 팁이 형성될 수 있도록 한다. 이러한 계단식 및 반복 작동 시스템을 사용함으로써 백플레이트(12h)는 소정의 선택된 크기로 형성될 수도 있다. 개개의 픽셀의 면적은 통상 30㎛×30㎛으로, 따라서 마이크로팁의 밀도는 RGB(빨강 초록 파랑) 픽셀마다 9×104와 동일한 300 ×300이 된다. 이같은 이미터 밀도는 전계 방출 소자의 방출 전류가 팁의 개수 및 그 날카로운 정도에 좌우되기 때문에 상당히 중요하다.
희석 실란/수소 플라즈마를 포함하는 선택적인 에칭 및 성장 공정은, 증착 실리콘 원자가 열역학적으로 안정된 결정화 사이트를 형성하면서 실리콘 어레이 내부의 긴장 접합부가 유동 수소에 의해 파단되도록 함으로써 마이크로 결정화 실리콘을 형성한다. 레이저 처리된 박막 실리콘(16h) 상에 이미터 팁(20h)을 형성하여도 5에 도시된 바와 같은 팁(20h)의 단면이 달성되도록, 반응기 내에서 PECVD 증착 박막 실리콘(16h)에 희석 실란/수소 플라즈마가 쏘여진다.
이 공정 동안, 실리콘 원자의 증착은 실리콘 기판 상에서만, 따라서 이 경우에는 박막 실리콘(16h)의 결정화 도트(18h) 상에서만 이루어진다. 이러한 구조의 무정형 또는 약한 접합 영역이 동시에 에칭된다. 성장을 계속하게 되면 에칭 효과가 보다 극적으로 이루어지는 성장 필름의 가장자리에 소정의 프로파일이 부여된다. 각각의 결정화 영역(18h)이 100nm 미만의 크기를 갖도록 제한됨에 따라, 종횡비는 가장자리가 수렴되도록 된다. 따라서, 이미터 플레이트(12h)의 100nm 이하의 원형 도트(18h) 각각이 효과적으로 프로파일 팁(20h)을 성장시키게 된다. 성장 및 에칭 공정은 박막 실리콘(16h) 플레이트의 전체 성장 표면 상에 분포된 날카로운 팁(20h)을 야기하는 종횡비 프로파일링 에칭 및 유동 수소에 의해 조정된다. 이러한 프로파일링에 의하면 방출 플레이트(12h)의 전계 증강이 야기되어, 전계 방출을 위한 (약 15v/㎛의) 한계치가 낮아지게 되어, 제1 실시예의 전계 방출 백플레이트에 의해 달성 가능한 것보다 높은 방출 전류(즉, 10-5A를 초과하는)가 제공된다.
이러한 성장 팁(20i)의 단면이 도 5에 도시되어 있다. 도 5에는 펄스 레이저가 박막 실리콘의 소정 영역 상에 머물러, 이미터 도트(도시하지 않음)의 치수보다 상당히 큰 치수를 갖는 라인 또는 도트 결정화 구조(도시하지 않음)를 형성하도록 함으로써 형성되는 스페이서(22i)의 단면이 도시되어 있다. 이렇게 해서, 이들 결정화 영역 상에 보다 두꺼운 증착 막이 형성된다. 따라서, 스페이서(22i)가 이미터 팁(20i)과 동시에 성장하여, 게이트가 세개의 터미널 소자용으로 배치되도록 한다.
방출 전류, 및 그에 따른 디스플레이 소자의 휘도는 I=JFNnα에 따라 전류 밀도, 팁의 개수 및 그 날카로운 정도에 좌우된다. 팁은 소자(10)의 내부에 합체된 경우 진공화된 공간(24)을 통한 소자의 광 방출 층 내로의 또는 넓은 띠틈 광 방출 재료(25) 내로의 열전자 주입을 제공하는 날카로운 전자 방출원을 제공한다. 각각의 전자는 인가된 전계, 즉 전자로서 작용하는 알루미늄 기판(12)을 구비하는 소자(10)를 가로질러 인가되는 전계로부터 에너지를 얻는다.
도 4 및 도 5를 참조하여 기술된 바와 같이 형성된 결정화된 실리콘 이미터 팁(20j)을 구비한 전계 방출 소자(10j)의 구성이 도 6에 도시되어 있다.
이 전계 방출 소자(10j)는 마이크론 크기의 성장 스페이서(22j)를 갖는 진공 소자이다. 기판(14j)은 알루미늄으로 형성되며 그 위에 박막 반도체계 재료(16j), 이 경우에는 박막 수소화 무정형 실리콘이 PECVD에 의해 배치된다. 상세히 전술한 바와 같이, 수소화 무정형 실리콘의 복수 개의 영역(18j, 21j)이 레이저 간섭계에 의해 결정화되고, 성장 및 에칭 시스템을 사용하여 팁(20j)과 스페이서(22j)가 성장된다. 유리 기판(28j) 상에 배치된, 패턴을 갖는 인듐 주석 산화물(ITO)(26j)로 이루어진 플레이트가 이미터 백플레이트(12j)의 성장 스페이서(22j) 상에 안착되도록 배열된다. 이미터 팁(20j)과 인듐 주석 산화물(ITO)(26j) 사이의 영역(24j)이 진공화 처리된다.
변형예의 전계 방출 소자(10k)가 도 7에 도시되어 있다. 이 구성을 보면, 전계 방출 소자(10k)에는 광 방출 매체로서 사용하기 위한 전계 방출 팁(20k)의 상면 상에 배치된 넓은 띠틈 광 방출 재료(25k), 이 경우에는 폴리머가 배열된다. 다이오드 구성은 유리 기판(28k) 상에 배치된 인듐 주석 산화물(ITO)(26k)과 같은 박막의 투명 금속에 의해 제조된다. 소자(10k)는 이 경우에는 알리미늄의 기판(14k) 상에 배치된 실리콘(16k)으로 형성된 전계 방출 백플레이트(12k)를 구비한다. 넓은 띠틈 광 방출 폴리머(25k)로 이루어진 박막(수 마이크론 크기)이 유리 기판(28k) 상에 예를 들어, 스크린 인쇄에 의해 패턴을 갖는 인듐 주석 산화물(26k)로 이루어진 플레이트 상에 배치된다. 그 후, 광 방출 폴리머(25k)가 백플레이트(12k)의 결정화 실리콘 팁(20k) 상에서 가압된다. 이렇게 해서 Al-Si-폴리머-ITO 다이오드 구조가 형성되며, 이러한 구조에 있어서 폴리머(25k)는 대략 100℃의 온도로 소자(10k)를 소성 처리함에 따라 경화된다. 이러한 소자 장치는 특히, n-형이 아니면서 전자가 주입되도록 할 수 있는 로우 배리어(low barrier) 금속이 없는 박막 반도체의 경우에 유용하다.
페이스 플레이트(32l) 상에 배치된 금속 코팅된 형광체 층 부재(30l)를 포함하는 다른 변형예의 전계 방출 소자(10l)가 도 7에 도시되어 있다. 이 소자(10l)는 또한 금속 게이트(36l)가 위에 배치된 절연체(34l)의 증착에 의해 삼극관 구성을 갖도록 형성된다.
또다른 실시예의 전계 방출 백플레이트(12m)는 각각의 방출체(20m)용의 자가 정렬식 게이트를 구비한 세개의 터미널 소자를 구성하고 있다. 이 전계 방출 백플레이트는 도 9A 내지 도 9E에 도시된 방식으로 구성된다. 도 9A에는 기판(14m), 금속 캐소드(15m) 및 무정형 실리콘(16m) 박막으로 형성된 백플레이트(12m)가 도시되어 있다. 박막 실리콘(16m)은 도 1A 내지 도 1F를 참조하여 기술된 방식으로 Nd:YAG 레이저를 이용한 결정화 처리 공정을 거쳐, 상세히 전술한 바와 같은 결정화 공정에 의해 형성된 방출 팁(20m)을 구비한다.
자가 정렬식 게이트를 형성하는 제1 단계는 도 9B에 도시된 바와 같이 이미터 팁(20m) 각각을 완전히 캡슐화하고 있는 결정화 실리콘의 노출 표면 상에 PECVD를 사용하여 박막 실리콘 질화물(SiN) 절연막(38m)을 증착하여 형성하는 단계이다.
이러한 공정의 제2 단계에서는, 그 결과가 도 9C에 도시되어 있는 바와 같이, 금속(40m), 이 경우에는 크롬으로 된 층이 열 증착에 의해 실리콘 질화물 층의 상부에 증착된다.
그 후 제3 단계에서는, 플레이트 장치가 플라즈마 수단, 이 경우에는 프레온(CF) 가스를 사용하여 에칭된다. 그 결과, 각각의 이미터 팁의 상면의 금속이 제거되어 실리콘 질화물 절연막 층(38m)이 도 9D에 도시된 바와 같이 노출된다.
도 9E에 도시된 바와 같이, 실리콘 질화물 절연막(38m)은 그 후 에칭되어, 게이트로서 작용하는 노출 팁(20m)의 둘레에 지지 금속 링(41m)을 남긴다.
도 10A에 도시되고 도 10B에 그 확대 이미지가 도시된, 결과로써 얻어진 방출 백플레이트(12m)가 리소그래피와는 완전히 무관하게 전계 방출 소자(10m)를 형성하도록 사용될 수 있다.
도 11A 내지 도 11C를 참조하면, 이 공정은 제2 단계 이후, 평탄화제(37n),즉 가열 또는 용매 증발 시에 평면 박막을 형성하게 되는 액체를 결정화된 백플레이트(12n)에 도포하는 방식으로 개선되어, 도 11A에 도시된 바와 같은 장치를 초래할 수 있다. 도 11A에는 이미터 팁(20n)의 꼭대기 부분만 남기고 백플레이트(12n)를 코팅하도록 사용되고 있는 평탄화제(37n)가 도시되어 있다.
플라즈마 수단을 이용한 장치 에칭 단계는 따라서, 도 11B에 도시된 장치를 초래한다.
그 후, 실리콘 질화물 절연막이 전술한 바와 같이 에칭되어, 금속 층과 팁의 사이에 도 11C에 도시된 바와 같은 공간을 남긴다. 이러한 방식으로 평탄화제(37n)를 활용함으로써 하부 실리콘 백플레이트 구조가 에칭의 부식 효과로부터 보호된다. 평탄화제는 그 후 제거되어, 도 10A 및 도 10B에 도시된 바와 같이 각각의 팁을 둘러싸고 있는 금속 게이트를 초래한다.
전술한 실시예에서 설명한 바와 같은 소자는, 동력 소비가 적고 비교적 제조가 간단함으로 인해, 대다수의 디스플레이 용례에 적당하다. 이러한 소자는 또한 위성 및 이동 통신 시장에서 초단파 증폭기용의 고성능 트랜지스터용 캐소드로서 사용될 수도 있다.
본 발명의 영역을 벗어남이 없이 전술한 바와 같은 본 발명의 실시예에 대하여 각종 수정이 이루어질 수도 있다. 예를 들어, 박막 무정형 실리콘(16a 내지 16m)의 레이저 처리 동안, 상기 영역의 국부적인 결정화 처리 시에 단일 레이저 펄스가 사용되는 것으로 기술되어 있지만, 다수의 펄스가 선택적으로 사용될 수도 있으며, 그에 따라 20mJ/cm 만큼 적은 에너지 만이 사용될 수도 있도록 된다. 또한,보다 큰 선 또는 도트 구조(21a 내지 21m)의 결정화가 팁(20a 내지 20m)의 선택적인 에칭 및 성장 공정 동안 스페이서(22a 내지 22n)를 성장시키도록 어떻게 사용될 수 있는지가 기술되어 있지만, 실리콘은 동일한 공정에 묘사된 능동 어드레스용의 박막 트랜지스터 소자 및 절연막 상의 블록 내에서 성장될 수 있다.
박막 무정형 실리콘(16a 내지 16n)의 결정화 공정이 펄스를 갖는 레이저에 의해 수행되는 것으로 기술되어 있지만, 이것은 또한 격렬한 전자 빔 조사 또는 고에너지 이온 빔/입자 충격 또는 균일한 가열 풀림 처리와 같은 다른 수단을 사용하여 수행될 수도 있다.
원래부터 또는 도핑에 의한 n-형일 수도 있는 박막 무정형 실리콘(16a 내지 16m)의 증착은 플라즈마 증강 화학 증착에 의해 이루어지는 것으로 기술되어 있지만, 박막은 또한 스퍼터링, 증발 또는 기타 다른 수단에 의해 증착될 수도 있다.
박막 실리콘(16a 내지 16m)이 증착되는 기판(14a 내지 14m)은 알루미늄으로 이루어진 것으로 기술되어 있지만, 선택적으로 몰리브덴, 크롬 또는 유사한 금속으로 형성될 수도 있다. 전극이 기판(14a 내지 14m)과 일체로 형성될 필요는 없으며, 기판(14a 내지 14m)과 상이한 재료로 형성될 수도 있음을 이해하여야 한다. 또한, 실리콘에서의 흡수율을 최대화하도록 선택된 532nm의 파장을 갖는 Nd:YAG 레이저의 사용이 상세히 설명되어 있지만, 다른 파장이 사용될 수 있으며, 특히 다른 적절한 반도체계 재료에서의 흡수를 최대화하기 위한 다른 파장이 사용될 수 있다. 다이오드 구성의 전계 방출 소자를 형성하기 위한 투명 금속의 사용이 기술되어 있지만, 적당한 전도 폴리머가 선택적으로 사용될 수도 있다.
또한, TFT 제어 회로가 일체형의 주변 드라이버를 통해 또는 픽셀 레벨에서의 전술한 전계 방출 백플레이트(12a 내지 12m)와 동일한 방식으로 제조될 수 있다.
상세한 실시예의 박막 반도체는 n-형 수소화 무정형 실리콘이지만, 반도체는 선택적으로 게르마늄 또는 게르마늄 합금 또는 그 유사물일 수도 있다. 그 위에 박막 반도체(16a 내지 16m)가 배치된 기판(14a 내지 14m)은 알루미늄인 것으로 상세히 설명되어 있지만, 몰리브덴, 크롬 또는 유사한 기타 각종 유형의 금속으로 형성될 수도 있다. KrF(크립톤 플루오린) 엑시머 레이저의 사용이 기술되어 있지만, 소정의 엑시머 레이저가 사용될 수도 있다.
도 8에 도시된 소자는 페이스 플레이트(32l)에 배치된 금속 코팅된 형광체 층(30l)을 포함하는 것으로 상세히 기술되어 있지만, 기타 소자의 상세한 실시예가 이러한 특징부를 포함할 수도 있음을 이해하여야 한다. 또한, 소자(10a 내지 10m)의 각각의 실시예는 그 위에 금속 게이트(36a 내지 36m)가 배치되어 있는 절연막(34a)의 증착에 의해 삼극관 구성을 갖도록 형성될 수도 있다.
도 9를 참조하여 설명된 실리콘 백플레이트는 Nd:YAG 레이저를 사용하여 결정화되는 것으로 상세히 기술되어 있지만, 엑시머 레이저를 사용하여 결정화될 수도 있으며, 레이저 간섭계 기술을 사용하여 결정화될 수도 있다. 또한, 결정화 실리콘(16m) 상에 배치된 절연막(38m)이 실리콘 질화물인 것으로 기술되어 있지만, 적당한 다른 절연물일 수도 있으며, 등각 코팅 방법을 사용하여 증착될 수도 있다. 절연막 상에 배치된 금속 층(40m)은 열 증착을 사용하여 증착되는 것으로 기술되어있지만, 스퍼터링 또는 기타 다른 적당한 기술이 사용될 수도 있다.

Claims (48)

  1. 기판 상에 무정형 반도체계 재료로 이루어진 평면 본체를 제공하는 단계; 그리고
    무정형 반도체계 재료의 적어도 일부를 레이저를 이용하여 결정화하는 단계를 포함하며,
    상기 무정형 반도체계 재료의 결정화 시에 복수 개의 이미터 사이트(emitter site)가 형성되는 것을 특징으로 하는 전계 방출 백플레이트 제조 방법.
  2. 제 1 항에 있어서, 상기 무정형 반도체계 재료로 이루어진 평면 본체는 기판 상에 증착된 박막 재료로서 제공되는 것을 특징으로 하는 전계 방출 백플레이트 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 반도체계 재료는 실리콘 또는 그 합금인 것을 특징으로 하는 전계 방출 백플레이트 제조 방법.
  4. 제 2 항에 있어서, 엑시머 레이저 또는 Nd:YAG 레이저를 사용하여 레이저 결정화를 수행하는 단계를 추가로 포함하는 것을 특징으로 하는 전계 방출 백플레이트 제조 방법.
  5. 제 4 항에 있어서, 상기 엑시머 레이저는 KrF 레이저인 것을 특징으로 하는 전계 방출 백플레이트 제조 방법.
  6. 무정형 반도체계 재료로 이루어진 박막의 레이저 결정화에 의해 형성된 복수 개의 이미터 사이트를 포함하는 것을 특징으로 하는 전계 방출 백플레이트.
  7. 제 6 항에 있어서, 상기 반도체계 재료는 실리콘 또는 그 합금인 것을 특징으로 하는 전계 방출 백플레이트.
  8. 무정형 반도체계 재료로 이루어진 박막의 레이저 결정화에 의해 형성된 복수 개의 이미터 사이트를 구비하는 전계 방출 백플레이트를 포함하는 것을 특징으로 하는 전계 방출 소자.
  9. 제 8 항에 있어서, 백플레이트의 이미터 사이트가 소자 내의 방출원으로서 작용하는 진공 소자인 것을 특징으로 하는 전계 방출 소자.
  10. 제 9 항에 있어서, 기판, 전계 방출 백플레이트, 진공 공간 및 투명 창을 추가로 포함하며, 상기 전계 방출 백플레이트는 기판 상에 형성되고, 상기 진공 공간은 전계 방출 백플레이트와 박막의 투명 금속 또는 금속화된 형광체 사이에 위치하는 것을 특징으로 하는 전계 방출 소자.
  11. 제 8 항에 있어서, 넓은 띠틈 광 방출 재료를 추가로 포함하며, 사용 시에 이 재료 내로 전자가 상기 백플레이트의 이미터 사이트로부터 방출되는 것을 특징으로 하는 전계 방출 소자.
  12. 제 11 항에 있어서, 기판, 그 일측 상에 복수 개의 이미터 사이트가 형성된 전계 방출 백플레이트, 광 방출 폴리머 및 박막의 투명 금속 또는 금속화된 형광체를 추가로 포함하며, 상기 전계 방출 백플레이트는 기판 상에 형성되고, 상기 광 방출 폴리머의 일 표면은 전계 방출 백플레이트의 복수 개의 이미터 사이트 상에 배치되며, 상기 박막의 투명 금속은 광 방출 폴리머의 다른 표면 상에 배치되는 것을 특징으로 하는 전계 방출 소자.
  13. 제 11 항에 있어서, 디스플레이 소자인 것을 특징으로 하는 전계 방출 소자.
  14. 복수 개의 성장 팁을 포함하며, 실질적으로 반도체계 재료로 형성되는 것을 특징으로 하는 전계 방출 백플레이트.
  15. 제 14 항에 있어서, 상기 복수 개의 팁은 반도체계 재료로 된 박막 상에 형성되는 것을 특징으로 하는 전계 방출 백플레이트.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 반도체계 재료는 실리콘 또는 그 합금인 것을 특징으로 하는 전계 방출 백플레이트.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 복수 개의 팁은 각각 날카로운, 뾰족한 형상을 갖는 방식으로 성장하는 것을 특징으로 하는 전계 방출 백플레이트.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 복수 개의 팁은 동시에 성장 및 에칭되는 것을 특징으로 하는 전계 방출 백플레이트.
  19. 실질적으로 무정형 재료로 이루어진 평면 부재와, 그 위의 결정화 재료로 이루어진 복수 개의 팁을 포함하는 것을 특징으로 하는 전계 방출 백플레이트.
  20. 제 19 항에 있어서, 상기 각각의 팁은 상기 평면 부재의 결정화 영역 상에 형성되는 것을 특징으로 하는 전계 방출 백플레이트.
  21. 복수 개의 성장 팁을 포함하며, 실질적으로 박막 실리콘계 재료로 형성되는 것을 특징으로 하는 전계 방출 백플레이트.
  22. 제 21 항에 있어서, 상기 복수 개의 팁은 실리콘계 재료로 이루어진 박막의복수 개의 결정화된 영역 상에서의 결정화 실리콘의 성장에 의해 형성되는 것을 특징으로 하는 전계 방출 백플레이트.
  23. 제 21 항 또는 제 22 항에 있어서, 상기 실리콘계 재료는 무정형 실리콘인 것을 특징으로 하는 전계 방출 백플레이트.
  24. 무정형 반도체계 재료로 이루어진 박막의 복수 개의 결정화된 영역 상에서의 결정화 반도체계 재료의 선택적인 성장에 의해 형성되는 프로파일을 갖는 팁의 어레이를 구비하는 백플레이트를 포함하는 것을 특징으로 하는 전계 방출 소자.
  25. 제 24 항에 있어서, 백플레이트의 이미터 팁이 소자 내의 방출원으로서 작용하는 진공 소자인 것을 특징으로 하는 전계 방출 소자.
  26. 제 24 항 또는 제 25 항에 있어서, 기판, 전계 방출 백플레이트, 진공 공간 및 투명 창을 추가로 포함하며, 상기 전계 방출 백플레이트는 기판 상에 형성되고, 상기 진공 공간은 전계 방출 백플레이트와 박막의 투명 창 사이에 위치하는 것을 특징으로 하는 전계 방출 소자.
  27. 제 24 항에 있어서, 기판, 전계 방출 백플레이트, 넓은 띠틈 광 방출 재료 및 투명 창을 추가로 포함하며, 사용 시에 상기 백플레이트의 이미터 팁으로부터전자가 상기 넓은 띠틈 광 방출 재료 내로 방출되는 것을 특징으로 하는 전계 방출 소자.
  28. 제 27 항에 있어서, 상기 넓은 띠틈 광 방출 재료는 광 방출 폴리머인 것을 특징으로 하는 전계 방출 소자.
  29. 제 26 항 내지 제 28 항 중 어느 한 항에 있어서, 상기 투명 창은 박막의 투명 금속인 것을 특징으로 하는 전계 방출 소자.
  30. 제 24 항에 있어서, 상기 광 방출 재료의 일 표면은 상기 전계 방출 백플레이트의 복수 개의 팁 상에 배치되고, 상기 투명 창은 광 방출 재료의 다른 표면 상에 배치되는 것을 특징으로 하는 전계 방출 소자.
  31. 제 24 항 내지 제 30 항 중 어느 한 항에 있어서, 디스플레이 소자인 것을 특징으로 하는 전계 방출 소자.
  32. 제 24 항 내지 제 31 항 중 어느 한 항에 있어서, 상기 전계 방출 백플레이트의 팁은 일 평방 마이크론 당 적어도 100의 밀도를 갖는 것을 특징으로 하는 전계 방출 소자.
  33. 기판 상에 무정형 반도체계 재료로 이루어진 박막을 증착하는 단계와;
    상기 박막의 무정형 반도체계 재료의 복수 개의 영역을 국부적으로 결정화하는 단계; 그리고
    박막의 무정형 반도체계 재료의 복수 개의 결정화 영역 각각 상에서 결정화 반도체계 재료를 성장시키는 단계를 포함하는 것을 특징으로 하는 전계 방출 백플레이트 제조 방법.
  34. 제 33 항에 있어서, 플라즈마 증강 화학 증착에 의해 무정형 반도체계 재료로 이루어진 박막을 증착하는 단계를 추가로 포함하는 것을 특징으로 하는 전계 방출 백플레이트 제조 방법.
  35. 제 33 항에 있어서, 레이저 간섭 패턴의 적어도 일 펄스에 노출됨으로써 박막의 무정형 반도체계 재료의 복수 개의 영역을 결정화하는 단계를 추가로 포함하는 것을 특징으로 하는 전계 방출 백플레이트 제조 방법.
  36. 레이저 빔을 쪼갠 다음 재결합시켜 레이저 간섭계를 형성하는 단계와;
    레이저 빔의 재결합 평면에 무정형 반도체계 재료로 된 박막을 배치하는 단계; 그리고
    상기 박막에 적어도 일 펄스의 레이저를 쏘여 무정형 반도체계 재료로 된 박막의 영역을 국부적으로 결정화하는 단계를 포함하며,
    박막의 무정형 반도체계 재료에 발생된 결정화 영역은 레이저의 간섭 패턴에 대응하는 것을 특징으로 하는 전계 방출 백플레이트에 사용하기 위한 박막의 무정형 반도체계 재료의 영역 결정화 방법.
  37. 제 36 항에 있어서, 무정형 반도체계 재료로 된 백플레이트의 경우 그 반도체계 재료는 수소화 무정형 실리콘이며, 레이저는 흡수율을 최대화하도록 약 532nm의 파장에서 작동하는 것을 특징으로 하는 전계 방출 백플레이트에 사용하기 위한 박막의 무정형 반도체계 재료의 영역 결정화 방법.
  38. 제 36 항 또는 제 37 항에 있어서, 상기 레이저는 Nd:YAG 레이저인 것을 특징으로 하는 전계 방출 백플레이트에 사용하기 위한 박막의 무정형 반도체계 재료의 영역 결정화 방법.
  39. 도 1A 내지 도 3을 참조하여 전술된 바와 같은 전계 방출 백플레이트.
  40. 도 4 내지 도 8을 참조하여 전술된 바와 같은 전계 방출 백플레이트.
  41. 도 9A 내지 도 11C를 참조하여 전술된 바와 같은 전계 방출 백플레이트.
  42. 도 1A 내지 도 3을 참조하여 전술된 바와 같은 전계 방출 소자.
  43. 도 4 내지 도 8을 참조하여 전술된 바와 같은 전계 방출 소자.
  44. 도 9A 내지 도 11C를 참조하여 전술된 바와 같은 전계 방출 소자.
  45. 도 1A 내지 도 3을 참조하여 전술된 바와 같은 전계 방출 백플레이트 제조 방법.
  46. 도 4 내지 도 8을 참조하여 전술된 바와 같은 전계 방출 백플레이트 제조 방법.
  47. 도 9A 내지 도 11C를 참조하여 전술된 바와 같은 전계 방출 백플레이트 제조 방법.
  48. 도 1을 참조하여 전술된 바와 같은 박막의 무정형 반도체계 재료의 영역 결정화 방법.
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