KR20040026129A - Circuit device and method for manufacturing the same - Google Patents

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die pad
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semiconductor element
pad
insulating resin
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KR1020030053069A
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다까하시고우지
사까모또노리아끼
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

PURPOSE: To prevent outflow of a solder material 19 from a die pad 11. CONSTITUTION: A groove 14 is made in the peripheral part on the surface of the die pad 11 to surround a region for mounting a semiconductor device 13. In the production step for mounting the semiconductor device 13 on the die pad 11 through the solder material 19, the solder material 19 spreads when the semiconductor device 13 is mounted on the fused solder material 19 but the groove 14 functions as a region for blocking outflow. Consequently, short circuit of the die pad 11 and a bonding pad 12 due to the spread solder material 19 can be prevented.

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME}Circuit device and its manufacturing method {CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자를 고착하는 납재의 유출을 방지할 수 있는 회로 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a circuit device and a method of manufacturing the same, which can prevent the leakage of the brazing filler material that adheres the semiconductor element.

종래, 전자 기기에 세트되는 회로 장치는, 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 경량화가 요구되고 있다. 예를 들면, 회로 장치로서 반도체 장치를 예를 들어 설명하면, 일반적인 반도체 장치로서, 종래 통상적인 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는, 도 11과 같이, 프린트 기판 PS에 실장된다.Background Art Conventionally, circuit devices set in electronic devices are employed in mobile phones, portable computers, and the like, and therefore, miniaturization, thinning, and weight reduction are required. For example, a semiconductor device will be described as a circuit device, for example. As a general semiconductor device, there is a packaged semiconductor device sealed with a conventional transfer mold. This semiconductor device is mounted on the printed circuit board PS as shown in FIG.

또한 패키지형 반도체 장치(61)는, 반도체 칩(62)의 주위를 수지층(63)으로피복하고, 이 수지층(63)의 측부로부터 외부 접속용의 리드 단자(64)가 도출된 것이다. 그러나, 이 패키지형 반도체 장치(61)는, 리드 단자(64)가 수지층(63)으로부터 밖으로 나와 있으며, 전체 사이즈가 크고, 소형화, 박형화 및 경량화를 만족시킬만한 것은 아니었다. 그 때문에, 각 회사가 다투어 소형화, 박형화 및 경량화를 실현하기 위해 다양한 구조를 개발하여, 최근에는 CSP(Chip Size Package)라 불리는, 칩의 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되어 있다.In the packaged semiconductor device 61, the periphery of the semiconductor chip 62 is covered with the resin layer 63, and the lead terminal 64 for external connection is derived from the side of the resin layer 63. However, in this packaged semiconductor device 61, the lead terminal 64 extends out from the resin layer 63, and the overall size is large, and the size of the package semiconductor device 61 is not satisfactory. For this reason, various companies have developed various structures to realize miniaturization, thinning, and weight reduction, and have recently been referred to as a chip size package (CSP), a wafer scale CSP equivalent to a chip size, or a size slightly larger than the chip size. CSP is developed.

도 12는 지지 기판으로서 유리 에폭시 기판(65)을 채용한, 칩 사이즈보다도 약간 큰 CSP(66)를 도시한 것이다. 여기서는 유리 에폭시 기판(65)에 트랜지스터 칩 T이 실장된 것으로서 설명해 간다.FIG. 12 shows a CSP 66 which is slightly larger than the chip size, employing a glass epoxy substrate 65 as the supporting substrate. Here, the transistor chip T is mounted on the glass epoxy substrate 65.

이 유리 에폭시 기판(65)의 표면에는, 제1 전극(67), 제2 전극(68) 및 다이 패드(69)가 형성되고, 이면에는 제1 이면 전극(70)과 제2 이면 전극(71)이 형성되어 있다. 그리고, 관통 홀 TH을 통하여, 상기 제1 전극(67)과 제1 이면 전극(70)이, 제2 전극(68)과 제2 이면 전극(71)이 전기적으로 접속되어 있다. 또한 다이 패드(69)에는 베어의 트랜지스터 칩 T이 고착되고, 트랜지스터의 에미터 전극과 제1 전극(67)이 금속 세선(72)을 개재하여 접속되고, 트랜지스터의 베이스 전극과 제2 전극(67)이 금속 세선(72)을 개재하여 접속되어 있다. 또한, 트랜지스터 칩 T을 덮도록 유리 에폭시 기판(65)에 수지층(73)이 구비되어 있다.The first electrode 67, the second electrode 68, and the die pad 69 are formed on the surface of the glass epoxy substrate 65, and the first back electrode 70 and the second back electrode 71 are formed on the back surface of the glass epoxy substrate 65. ) Is formed. The first electrode 67 and the first back electrode 70 are electrically connected to the second electrode 68 and the second back electrode 71 through the through hole TH. The bare transistor chip T is fixed to the die pad 69, and the emitter electrode and the first electrode 67 of the transistor are connected via the fine metal wire 72, and the base electrode and the second electrode 67 of the transistor are connected. ) Is connected via the thin metal wire 72. Moreover, the resin layer 73 is provided in the glass epoxy board | substrate 65 so that the transistor chip T may be covered.

상기 CSP(66)는, 유리 에폭시 기판(65)을 채용하지만, 웨이퍼 스케일 CSP와달리, 칩 T으로부터 외부 접속용의 이면 전극(70, 71)까지의 연장 구조가 간단하며, 염가로 제조할 수 있는 장점을 갖는다. 또 상기 CSP(66)는, 도 11과 같이, 프린트 기판 PS에 실장된다. 프린트 기판 PS에는, 전기 회로를 구성하는 전극, 배선이 구비되고, 상기 CSP(66), 패키지형 반도체 장치(61), 칩 저항 CR 또한 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다. 그리고 이 프린트 기판으로 구성된 회로는, 다양한 세트 내에 부착되어 있다.The CSP 66 adopts the glass epoxy substrate 65, but unlike the wafer scale CSP, the extension structure from the chip T to the back electrodes 70 and 71 for external connection is simple and can be manufactured at low cost. That has the advantage. The CSP 66 is mounted on the printed board PS as shown in FIG. The printed circuit board PS is provided with electrodes and wirings constituting an electric circuit, and the CSP 66, the packaged semiconductor device 61, the chip resistor CR, the chip capacitor CC, and the like are electrically connected and fixed. The circuit composed of this printed board is attached in various sets.

그러나, 상술한 바와 같은 반도체 장치에서는, 트랜지스터 T는, 다이 패드(69) 상에 도포된 땜납 등의 납재를 융해시키는 리플로 공정에 의해 고착되어 있었다. 따라서, 트랜지스터 T를 융해한 땜납 상에 실장하면, 땜납이 다이 패드(69) 상으로부터 유출되어, 다이 패드(69)와 다른 전극이 쇼트하는 문제가 있었다.However, in the semiconductor device as described above, the transistor T has been fixed by a reflow step of melting a solder such as solder applied onto the die pad 69. Therefore, when the transistor T is mounted on the molten solder, there is a problem that the solder flows out from the die pad 69 and the die pad 69 and the other electrode are shorted.

또한, 다이 패드(69)로부터 유출된 땜납이, 제2 전극(68)에 도달되는 것을 방지하기 위해, 다이 패드(69)와 제2 전극(69)과는 이격시키고 있으며, 이것이 장치 전체의 대형화를 초래하고 있었다.In addition, in order to prevent the solder flowing out from the die pad 69 from reaching the second electrode 68, the die pad 69 and the second electrode 69 are spaced apart from each other. Was causing.

본 발명은 이러한 문제를 감안하여 이루어진 것으로, 본 발명의 주된 목적은, 납재를 개재하여 반도체 소자를 다이 패드에 실장할 때에, 납재가 다이 패드로부터 유출되는 것을 방지하는 회로 장치를 제공하는 것에 있다.This invention is made | formed in view of such a problem, The main objective of this invention is providing the circuit apparatus which prevents a solder material from flowing out from a die pad, when mounting a semiconductor element in a die pad via a brazing material.

도 1은 본 발명의 회로 장치를 설명하는 평면도(a), 단면도(b).1 is a plan view (a) and a cross-sectional view (b) illustrating a circuit device of the present invention.

도 2는 본 발명의 회로 장치를 설명하는 이면도(a), 단면도(b)2 is a back view (a) and a sectional view (b) illustrating a circuit device of the present invention.

도 3은 본 발명의 회로 장치를 설명하는 단면도(a), 평면도(b).3 is a cross-sectional view (a) and a plan view (b) illustrating a circuit device of the present invention.

도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).4 is a cross-sectional view (a) and a plan view (b) illustrating a method for manufacturing a circuit device of the present invention.

도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.5 is a cross-sectional view showing the manufacturing method of the circuit device of the present invention.

도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).6 is a cross-sectional view (a) and a plan view (b) illustrating a method for manufacturing a circuit device of the present invention.

도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).7 is a cross-sectional view (a) and a plan view (b) illustrating a method for manufacturing a circuit device of the present invention.

도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).8 is a cross-sectional view (a) and a plan view (b) illustrating a method for manufacturing a circuit device of the present invention.

도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도(a), 평면도(b).9 is a cross-sectional view (a) and a plan view (b) illustrating a method for manufacturing a circuit device of the present invention.

도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 평면도.10 is a plan view for explaining a method for manufacturing a circuit device of the present invention.

도 11은 종래의 회로 장치를 설명하는 단면도.11 is a cross-sectional view illustrating a conventional circuit device.

도 12는 종래의 회로 장치를 설명하는 단면도.12 is a cross-sectional view illustrating a conventional circuit device.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 회로 장치10: circuit device

11 : 다이 패드11: die pad

12A, 12B : 본딩 패드12A, 12B: Bonding Pads

13 : 반도체 소자13: semiconductor device

14 : 홈14: home

15 : 금속 세선15: thin metal wire

16 : 절연성 수지16: insulating resin

17 : 외부 전극17: external electrode

19 : 납재19: lead material

18 : 레지스트18: resist

41 : 분리홈41: separation groove

본 발명의 제1 특징은, 첫째, 납재를 개재하여 실장되는 반도체 소자와 거의 동등한 크기로 형성된 다이 패드와, 상기 다이 패드에 근접하여 형성된 본딩 패드와, 상기 반도체 소자를 둘러싸도록 상기 다이 패드의 주변부에 형성되며 또한 상기 납재가 유출되는 것을 방지하는 홈과, 상기 다이 패드 및 상기 본딩 패드의 이면을 노출시켜 상기 다이 패드, 상기 본딩 패드 및 상기 반도체 소자를 밀봉하는 절연성 수지를 구비하는 것이다.A first feature of the present invention is, firstly, a die pad formed in substantially the same size as a semiconductor element mounted via a brazing material, a bonding pad formed close to the die pad, and a peripheral portion of the die pad to surround the semiconductor element. And insulating grooves formed in the grooves to prevent the solder from flowing out, and to seal the die pads, the bonding pads, and the semiconductor elements by exposing back surfaces of the die pads and the bonding pads.

본 발명의 제2 특징은, 상기 홈이, 상기 다이 패드의 두께보다도 얕게 형성되는 것이다.The second feature of the present invention is that the groove is formed to be shallower than the thickness of the die pad.

본 발명의 제3 특징은, 상기 홈에는, 상기 절연성 수지가 충전되는 것이다.According to a third aspect of the present invention, the insulating resin is filled in the groove.

본 발명의 제4 특징은, 상기 반도체 장치가 IC칩인 것이다.A fourth feature of the present invention is that the semiconductor device is an IC chip.

본 발명의 제5 특징은, 상기 반도체 소자가, 금속 세선을 개재하여 원하는 상기 도전 패턴과 전기적으로 접속되어 있는 것이다.According to a fifth aspect of the present invention, the semiconductor element is electrically connected to the desired conductive pattern via a fine metal wire.

본 발명의 제6 특징은, 상기 납재가, 땜납 또는 Ag 페이스트인 것이다.A sixth feature of the present invention is that the brazing filler material is solder or Ag paste.

본 발명의 제7 특징은, 상기 납재 대신에 절연성 접착제를 이용하는 것이다.A seventh feature of the present invention is to use an insulating adhesive instead of the brazing filler metal.

본 발명의 제8 특징은, 상기 다이 패드의 상기 홈에 둘러싸이는 영역에, 홈을 더 형성하는 것이다.An eighth feature of the present invention is to form a further groove in an area surrounded by the groove of the die pad.

본 발명의 제9 특징은, 상기 다이 패드의 상기 홈에 둘러싸이는 영역에, 격자 형상으로 홈을 형성하는 것이다.A ninth feature of the present invention is to form a groove in a lattice shape in an area surrounded by the groove of the die pad.

본 발명의 제10 특징은, 도전박을 준비하는 공정과, 상기 도전박에 그 두께보다도 얕은 분리홈을 형성하여 복수개의 회로 장치부를 구성하는 다이 패드 및 본딩 패드를 형성함과 동시에, 고착 예정의 반도체 소자의 영역을 둘러싸도록 상기 다이 패드에 상기 분리홈보다도 얕은 홈을 형성하는 공정과, 상기 다이 패드에 납재를 개재하여 반도체 소자를 고착하는 공정과, 상기 반도체 소자와 원하는 상기 본딩 패드와의 와이어 본딩을 행하는 공정과, 상기 반도체 소자를 피복하고, 상기 분리홈 및 상기 홈에 충전되도록 절연성 수지로 공통 몰딩하는 공정과, 상기 절연성 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정과, 상기 절연성 수지를 다이싱함으로써 각 회로 장치로 분리하는 공정을 포함하는 것이다.A tenth aspect of the present invention is to provide a die pad and a bonding pad forming a plurality of circuit device portions by forming a separation groove shallower than the thickness of the conductive foil, and forming a plurality of circuit device portions. Forming a groove shallower than the separation groove in the die pad so as to surround a region of the semiconductor element, fixing the semiconductor element through a brazing filler material in the die pad, and wires of the semiconductor element and the desired bonding pad. Bonding, coating the semiconductor element, common molding with insulating resin to fill the separation groove and the groove, removing the back surface of the conductive foil until the insulating resin is exposed, And dividing the insulating resin into the respective circuit devices.

본 발명의 제11 특징은, 상기 홈이, 상기 다이 패드보다도 얕게 형성되는 것이다.According to an eleventh aspect of the present invention, the groove is formed to be shallower than the die pad.

본 발명의 제12 특징은, 상기 납재가, 땜납 또는 Ag 페이스트인 것이다.In a twelfth aspect of the present invention, the brazing filler metal is a solder or Ag paste.

본 발명의 제13 특징은, 상기 납재를 바꿔 절연성 접착제를 이용하는 것이다.A thirteenth feature of the present invention is to change the brazing filler metal to use an insulating adhesive.

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

[회로 장치(10)의 구성을 설명하는 제1 실시예][First Embodiment to Describe Configuration of Circuit Device 10]

도 1을 참조하여, 본 발명의 회로 장치(10)의 구성 등을 설명한다. 도 1의 (a)는 회로 장치(10)의 평면도이며, 도 1의 (b)는 회로 장치(10)의 단면도이다.With reference to FIG. 1, the structure etc. of the circuit device 10 of this invention are demonstrated. FIG. 1A is a plan view of the circuit device 10, and FIG. 1B is a sectional view of the circuit device 10.

도 1의 (a) 및 도 1의 (b)를 참조하여, 회로 장치(10)는 다음과 같은 구성을 갖는다. 즉, 납재(19)를 개재하여 실장되는 반도체 소자(13)와 거의 동등한 크기로 형성된 다이 패드(11)와, 다이 패드(11)에 근접하여 형성된 본딩 패드(12)와, 반도체 소자(13)를 둘러싸도록 다이 패드(11)의 주변부에 형성되며 또한 납재(19)가 유출되는 것을 방지하는 홈(14)과, 다이 패드(11) 및 본딩 패드(12)의 이면을 노출시켜 다이 패드(11), 본딩 패드(12) 및 반도체 소자(13)를 밀봉하는 절연성 수지(16) 등으로 회로 장치(10)는 구성되어 있다. 이러한 각 구성 요소를 이하에 설명한다.Referring to FIGS. 1A and 1B, the circuit device 10 has the following configuration. That is, the die pad 11 formed in substantially the same size as the semiconductor element 13 mounted via the brazing material 19, the bonding pad 12 formed in proximity to the die pad 11, and the semiconductor element 13 The die pad 11 is formed on the periphery of the die pad 11 so as to surround the groove 14 to prevent the solder material 19 from flowing out, and the back surfaces of the die pad 11 and the bonding pad 12 are exposed. ), The bonding pad 12 and the insulating resin 16 etc. which seal the semiconductor element 13 are comprised. Each of these components is described below.

다이 패드(11)는, 반도체 소자(13)가 실장되는 도전 패턴으로서, 동박 등의 금속으로 이루어지고, 이면을 노출시켜서 절연성 수지(16)에 매립되어 있다. 그리고 다이 패드(11)의 평면적인 크기는, 실장되는 반도체 소자보다도 약간 크게 형성되고, 그 주변부에는 홈(14)이 형성되어 있다. 도 1의 (a)에서는, 다이 패드(11)가 중앙부에 형성되며, IC칩 등으로 이루어지는 반도체 소자(13)가 납재(19)를 개재하여 실장되어 있다. 또, 반도체 소자(13)가 실장되는 영역에 대응하는 다이 패드(11)의 표면에는, Ag 등으로 이루어지는 도금막이 형성되어 있다.The die pad 11 is a conductive pattern on which the semiconductor element 13 is mounted. The die pad 11 is made of metal such as copper foil, and is embedded in the insulating resin 16 by exposing the back surface. And the planar size of the die pad 11 is formed slightly larger than the semiconductor element to be mounted, and the groove 14 is formed in the peripheral part. In FIG. 1A, a die pad 11 is formed in a central portion, and a semiconductor element 13 made of an IC chip or the like is mounted via a brazing filler material 19. Moreover, the plating film which consists of Ag etc. is formed in the surface of the die pad 11 corresponding to the area | region in which the semiconductor element 13 is mounted.

본딩 패드(12)는, 금속 세선(15)이 본딩되는 도전 패턴으로서, 이면을 노출시켜 절연성 수지(16)에 매립되어 있다. 여기서는, 장치의 중앙부에 형성된 다이 패드(11)를 둘러싸도록 원형 형상의 다수개의 본딩 패드(12)가 형성되어 있다. 도 1의 (a)에서, 다이 패드(11)의 좌우 양측에 형성된 본딩 패드(12A)는, 전기적으로 독립되어 형성되어 있다. 그리고, 다이 패드(11)의 상하 양측에 형성된 본딩 패드(12B)는, 다이 패드(11)와 연속하여 형성되어 있으며, 전기적으로도 연결되어 있다. 그리고, 본딩 패드(12)의 표면에는, 본딩되는 금속 세선의 접착성을 향상시키는 위해서, Ag 등으로 이루어지는 도금막이 형성되어 있다.The bonding pad 12 is a conductive pattern to which the fine metal wires 15 are bonded, and is exposed to the insulating resin 16 by exposing the back surface. Here, a plurality of circular bonding pads 12 are formed so as to surround the die pad 11 formed at the center of the apparatus. In FIG. 1A, the bonding pads 12A formed on the left and right sides of the die pad 11 are electrically independent of each other. The bonding pads 12B formed on the upper and lower sides of the die pad 11 are continuously formed with the die pad 11 and are also electrically connected. And on the surface of the bonding pad 12, the plating film which consists of Ag etc. is formed in order to improve the adhesiveness of the metal fine wire to be bonded.

반도체 소자(13)는, 납재(19)를 개재하여 다이 패드(11)의 표면에 실장되고, 여기서는 반도체 소자 중에서도 비교적 대형의 IC칩이 납재(19)를 개재하여 실장되어 있다. 그리고, 금속 세선(15)을 개재하여, 반도체 소자(13)의 표면에 형성된전극과, 본딩 패드(12)는 전기적으로 접속되어 있다. 또한, 전기적으로 다이 패드(11)와 접속된 본딩 패드(12)도, 금속 세선(15)을 개재하여 반도체 소자(13)에 전기적으로 접속되어 있다. 여기서 사용하는 납재로서는, 땜납이나 Ag 페이스트 등의 도전성 접착제를 사용하는 것이 가능하다. 또한, 절연성 수지를 이용하여, 반도체 소자(13)를 다이 패드(11)에 실장하는 것도 가능하다.The semiconductor element 13 is mounted on the surface of the die pad 11 via the brazing material 19, and here a relatively large IC chip is mounted via the brazing material 19 among the semiconductor elements. The electrode formed on the surface of the semiconductor element 13 and the bonding pad 12 are electrically connected via the fine metal wires 15. In addition, the bonding pads 12 electrically connected to the die pads 11 are also electrically connected to the semiconductor element 13 via the fine metal wires 15. As the brazing material used here, it is possible to use a conductive adhesive such as solder or Ag paste. Moreover, it is also possible to mount the semiconductor element 13 to the die pad 11 using insulating resin.

홈(14)은, 반도체 소자(13)를 둘러싸도록 다이 패드(11)의 주변부에 형성되어 있으며, 절연성 수지(16)가 충전되어 있다. 또한, 홈(14)의 깊이는, 다이 패드(11)의 두께보다도 얕게 형성되어 있다. 이와 같이, 반도체 소자(13)가 실장되는 영역을 둘러싸도록 홈(14)을 형성함으로써, 융해한 납재(19) 상부에 반도체 소자(13)를 실장하는 공정에서, 다이 패드(11)로부터 납재(19)가 유출되는 것을 방지할 수 있다. 구체적으로는, 반도체 소자(13)가 실장되는 영역으로부터 납재(19)가 유출되어도, 홈(14)에 납재(19)가 고이게 된다. 따라서, 홈(14)은, 납재(19)가 다이 패드(11)로부터 유출되는 것을 방지하는 저지 영역으로서 기능하고 있다. 또한, 홈(14)의 제조 방법에 관해서는 후술하지만, 홈(14)은 분리홈(41)과 함께 에칭에 의해 제조된다. 따라서, 홈(14)의 단면의 폭은, 분리홈(41)의 폭보다도 좁게 형성되어 있다.The groove 14 is formed in the periphery of the die pad 11 so as to surround the semiconductor element 13, and the insulating resin 16 is filled. In addition, the depth of the groove 14 is formed to be shallower than the thickness of the die pad 11. Thus, by forming the grooves 14 so as to surround the region in which the semiconductor elements 13 are mounted, in the step of mounting the semiconductor elements 13 on the molten brazing filler material 19, the solder material from the die pad 11 ( 19) can be prevented from leaking. Specifically, even if the brazing filler material 19 flows out from the region where the semiconductor element 13 is mounted, the brazing filler material 19 accumulates in the grooves 14. Therefore, the groove 14 functions as a blocking region for preventing the brazing filler material 19 from flowing out of the die pad 11. In addition, although the manufacturing method of the groove | channel 14 is mentioned later, the groove | channel 14 is manufactured by the etching with the isolation | separation groove | channel 41. Therefore, the width of the cross section of the groove 14 is formed narrower than the width of the separation groove 41.

절연성 수지(16)는, 다이 패드(11) 및 본딩 패드(12)의 이면을 노출시켜서, 전체를 밀봉하고 있다. 또한, 다이 패드(11)의 표면에 형성된 홈(14)에도 절연성 수지(16)는 충전되어 있다. 여기서는, 반도체 소자(13), 금속 세선(15), 다이 패드(11) 및 본딩 패드(12)를 밀봉하고 있다. 절연성 수지(16)의 재료로서는, 트랜스퍼 몰드에 의해 형성되는 열 경화성 수지나 주입 몰드에 의해 형성되는 열가소성 수지를 채용하는 것이 가능하다.The insulating resin 16 exposes the back surface of the die pad 11 and the bonding pad 12, and seals the whole. The insulating resin 16 is also filled in the grooves 14 formed on the surface of the die pad 11. Here, the semiconductor element 13, the metal fine wire 15, the die pad 11, and the bonding pad 12 are sealed. As the material of the insulating resin 16, it is possible to employ a thermosetting resin formed by the transfer mold or a thermoplastic resin formed by the injection mold.

납재(19)는, 땜납이나 Ag 페이스트 등의 도전성의 페이스트로서, 반도체 소자(13)와 다이 패드(11)를 접착시키는 기능을 갖는다. 납재(19)는 도전성의 재료이므로, 반도체 소자(13)의 이면과 다이 패드(11)는 전기적으로 접속된다. 또한, 다이 패드(11)의 상하 양측에 형성된 본딩 패드(12B)는, 다이 패드(11)와 전기적으로도 접속하고 있다. 따라서, 금속 세선(15)을 이용하여, 반도체 소자(13)의 전극과 본딩 패드(12B)를 접속함으로써, 반도체 소자(13)의 표면에 형성된 회로와 반도체 소자(13)의 이면을 전기적으로 접속할 수 있다.The brazing material 19 is a conductive paste such as solder or Ag paste, and has a function of adhering the semiconductor element 13 and the die pad 11 to each other. Since the brazing material 19 is a conductive material, the back surface of the semiconductor element 13 and the die pad 11 are electrically connected. The bonding pads 12B formed on the upper and lower sides of the die pad 11 are also electrically connected to the die pad 11. Therefore, by connecting the electrode of the semiconductor element 13 and the bonding pad 12B using the fine metal wire 15, the circuit formed in the surface of the semiconductor element 13 and the back surface of the semiconductor element 13 can be electrically connected. Can be.

도 2를 참조하여, 회로 장치의 이면에 형성되는 외부 전극(17)에 대하여 설명한다. 외부 전극(17)은, 다이 패드(11)를 둘러싸도록 하여 구비된 본딩 패드(12)의 이면에 형성되어 있다. 또한, 다이 패드(11)의 이면에도 다수개의 외부 전극이 구비되어 있으며, 따라서, 외부 전극(17)은, 회로 장치(10) 이면의 전역에 매트릭스 형상으로 등간격으로 다수개가 구비되어 있다. 이것에 의해, 외부 전극(17)을 개재하여, 마더 보드 등의 실장 기판에 회로 장치(10)를 실장할 때에, 외부 전극(17)에 작용하는 응력을 작게 할 수 있다.With reference to FIG. 2, the external electrode 17 formed in the back surface of a circuit device is demonstrated. The external electrode 17 is formed on the back surface of the bonding pad 12 provided so as to surround the die pad 11. Moreover, many external electrodes are also provided in the back surface of the die pad 11, Therefore, many external electrodes 17 are provided in the matrix form at equal intervals in the whole area | region of the back surface of the circuit apparatus 10. As shown in FIG. Thereby, when mounting the circuit apparatus 10 on mounting boards, such as a motherboard, via the external electrode 17, the stress acting on the external electrode 17 can be made small.

도 2의 (b)를 참조하여, 다이 패드(11)의 이면에 형성되는 외부 전극(17)의 위치 및 크기는, 레지스트(18)의 개구부에 의해 규제되어 있다. 그리고, 본딩 패드12의 이면에 형성되는 외부 전극(17)의 위치 및 크기는, 본딩 패드(12)의 이면에 의해 형성되어 있다. 본딩 패드(12)의 재료인 구리 등의 금속은 습윤성이 좋은 재료이며, 이 습윤성에 의해 외부 전극(17)의 위치 및 크기는 규제되어 있다. 이와 같이, 본딩 패드(12)의 이면에 형성되는 외부 전극(17)의 위치 및 크기를, 본딩 패드(12)의 습윤성을 이용하여 규제함으로써, 레지스트(18)의 개구부의 위치가 어긋난 경우에도 정밀도 있게 외부 전극(17)을 형성하는 것이 가능하다.Referring to FIG. 2B, the position and size of the external electrode 17 formed on the rear surface of the die pad 11 are regulated by the opening of the resist 18. The position and size of the external electrode 17 formed on the back surface of the bonding pad 12 are formed by the back surface of the bonding pad 12. Metals, such as copper, which are the material of the bonding pad 12, are materials with good wettability, and the position and size of the external electrode 17 are regulated by this wettability. Thus, by regulating the position and size of the external electrode 17 formed on the back surface of the bonding pad 12 using the wettability of the bonding pad 12, even when the position of the opening part of the resist 18 is shifted, it is accurate. It is possible to form the external electrode 17 as such.

본 발명의 특징은, 반도체 소자(13)를 둘러싸도록 다이 패드(11)의 주변부에 홈(14)을 형성한 것이다. 즉, 융해된 납재(19)에 반도체 소자(13)를 실장하면, 반도체 소자(13)의 중량 등에 의해 납재(19)는 주위로 퍼지지만, 주위로 퍼진 납재(19)는 홈(14)에 고이게 되기 때문에, 다이 패드(11)의 표면으로부터 납재(19)가 유출되는 것을 방지하는 것이 가능하다. 따라서, 유출된 납재(19)가 본딩 패드(12)에 접촉함에 따른 패드끼리의 쇼트를 방지할 수 있다. 또한, 이것에 의해, 다이 패드(11)를 거기에 실장되는 반도체 소자(13)와 거의 동등하게 형성할 수 있다. 또, 다이 패드(11)와 본딩 패드(12)를 접근시켜 형성하는 것이 가능해져서, 회로 장치(10) 전체의 사이즈를 작게 하는 것이 가능하다. 또, 이와 같이 다이 패드(11)의 표면에 홈(14)을 형성함으로써, 다이 패드(11)와 절연성 수지(16)가 접촉하는 면적을 증대시킬 수 있으므로, 다이 패드(11)와 절연성 수지(13)와의 접착력을 향상시킬 수 있다.The feature of the present invention is that the groove 14 is formed in the periphery of the die pad 11 so as to surround the semiconductor element 13. That is, when the semiconductor element 13 is mounted on the molten solder material 19, the solder material 19 spreads around by the weight of the semiconductor element 13 or the like, but the solder material 19 spread around the grooves 14 is formed in the groove 14. Since it becomes high, it is possible to prevent the braze material 19 from flowing out from the surface of the die pad 11. Therefore, it is possible to prevent the pads from shorting due to the spilled brazing filler material 19 coming into contact with the bonding pads 12. In addition, by this, the die pad 11 can be formed substantially equivalent to the semiconductor element 13 mounted there. In addition, the die pad 11 and the bonding pad 12 can be formed close to each other, whereby the size of the entire circuit device 10 can be reduced. Moreover, since the groove | channel 14 is formed in the surface of the die pad 11 in this way, the area which the die pad 11 and the insulating resin 16 contact can be increased, and therefore, the die pad 11 and insulating resin ( 13) can improve the adhesion.

도 3을 참조하여, 다른 형태의 회로 장치(10A)를 설명한다. 도 3의 (a)는 회로 장치(10A)의 단면도이고, 도 3의 (b)는 도 3의 (a)의 X-X'선에서의 단면도이다. 회로 장치(10A)는, 도 1에서 설명한 회로 장치(10)와 거의 마찬가지의 구성을 갖고, 다이 패드(11)의 표면에 형성된 홈(14)으로 둘러싸이는 영역에, 또한, 격자형상으로 홈(14A)이 형성되어 있다.With reference to FIG. 3, the other form of circuit apparatus 10A is demonstrated. FIG. 3A is a sectional view of the circuit device 10A, and FIG. 3B is a sectional view taken along the line X-X 'of FIG. 3A. The circuit device 10A has a configuration substantially similar to that of the circuit device 10 described with reference to FIG. 1, and is formed in a lattice shape in a region surrounded by the grooves 14 formed on the surface of the die pad 11. 14A) is formed.

홈(14)은, 반도체 소자(13)를 고착시키는 납재(19)가 다이 패드(11)의 표면으로부터 유출되는 것을 방지하는 것을 목적으로 하여, 다이 패드(11)의 주변부에 형성되어 있다. 또한, 여기서는, 홈(14)으로 둘러싸이는 영역에, 격자 형상으로 홈(14A)이 형성되어 있다. 격자 형상으로 형성되는 홈(14A)도, 홈(14)과 동일한 단면 형상을 갖는다. 이와 같이 격자 형상으로 홈(14)을 형성함으로써, 보다 다량의 납재(19)를, 홈(14)에 고이게 할 수 있으므로, 납재(19)가 다이 패드(11)의 표면으로부터 유출되는 것을 방지할 수 있다. 또한, 다이 패드(11)와 절연성 수지(16)가 접촉하는 면적을 더욱 증대시킬 수 있으므로, 다이 패드(11)와 절연성 수지(16)와의 밀착성을 향상시킬 수 있다.The groove 14 is formed in the periphery of the die pad 11 for the purpose of preventing the brazing filler material 19 to which the semiconductor element 13 is fixed from flowing out from the surface of the die pad 11. In addition, the groove | channel 14A is formed in a grid | lattice form in the area | region enclosed by the groove | channel 14 here. The grooves 14A formed in a lattice shape also have the same cross-sectional shape as the grooves 14. By forming the grooves 14 in the lattice shape in this way, a larger amount of the brazing filler material 19 can be accumulated in the grooves 14, so that the brazing filler material 19 can be prevented from flowing out of the surface of the die pad 11. Can be. In addition, since the area where the die pad 11 and the insulating resin 16 contact each other can be further increased, the adhesion between the die pad 11 and the insulating resin 16 can be improved.

홈(14)을 형성하는 것의 또 다른 장점을 설명한다. 납재(19)는, 디스펜서 등의 납재를 공급하는 기계를 이용하여, 다이 패드(11)의 표면에 도포되지만, 이 디스펜서로 공급할 수 있는 납재(20)의 최소 도포량은 결정되어 있다.따라서, 반도체 소자(13)를 다이 패드(11)에 실장하는데 필요한 납재(19)의 양보다도, 디스펜서의 최소 도포량이 많은 경우에는, 납재(19)가 다이 패드(11)의 표면으로부터 유출될 우려가 있다. 이 점으로부터, 홈(14)을 형성함으로써, 납재(19)가 유출되는 것을 방지하는 것이 가능하다.Another advantage of forming the groove 14 is described. The brazing filler material 19 is applied to the surface of the die pad 11 using a machine for supplying brazing filler metal such as a dispenser, but the minimum coating amount of the brazing filler material 20 that can be supplied by the dispenser is determined. When the minimum coating amount of the dispenser is larger than the amount of the brazing filler material 19 required for mounting the element 13 to the die pad 11, the brazing filler material 19 may flow out of the surface of the die pad 11. From this point of view, by forming the grooves 14, it is possible to prevent the brazing filler material 19 from flowing out.

[회로 장치(10)의 제조 방법을 설명하는 제2 실시 형태]Second Embodiment for Illustrating Manufacturing Method of Circuit Device 10

본 실시예에서는, 회로 장치(10)의 제조 방법을 설명한다. 본 실시예에서는, 회로 장치(10)는 다음과 같은 공정에 의해 제조된다. 즉, 도전박(40)을 준비하는 공정과, 도전박(40)에 그 두께보다도 얕은 분리홈(41)을 형성하여 복수개의 회로 장치부(45)를 구성하는 다이 패드(11) 및 본딩 패드(12)를 형성함과 동시에, 고착 예정의 반도체 소자(13)의 영역을 둘러싸도록 다이 패드(11)에 분리홈(41)보다도 얕은 홈(14)을 형성하는 공정과, 다이 패드(11)에 납재(19)를 개재하여 반도체 소자(13)를 고착하는 공정과, 반도체 소자(13)와 원하는 본딩 패드(12)와의 와이어 본딩을 행하는 공정과, 반도체 소자(13)를 피복하여, 분리홈(41) 및 홈(14)에 충전되도록 절연성 수지(16)로 공통 몰드하는 공정과, 절연성 수지(16)가 노출될 때까지 도전박(40)의 이면을 제거하는 공정과, 절연성 수지(16)를 다이싱함으로써 각 회로 장치(10)로 분리하는 공정으로 구성되어 있다. 이하에, 본 발명의 각 공정을 도 4 내지 도 10을 참조하여 설명한다.In this embodiment, a manufacturing method of the circuit device 10 will be described. In this embodiment, the circuit device 10 is manufactured by the following process. That is, the die pad 11 and the bonding pad which comprise the process of preparing the conductive foil 40, the separation groove 41 which is shallower than the thickness in the conductive foil 40, and comprise the several circuit device part 45 are bonded. Forming the grooves 12 and forming grooves 14 shallower than the separation grooves 41 in the die pads 11 so as to surround the region of the semiconductor element 13 to be fixed; and the die pads 11; A step of fixing the semiconductor element 13 through a brazing filler material 19, a step of performing wire bonding between the semiconductor element 13 and a desired bonding pad 12, and covering the semiconductor element 13 to form a separation groove. A process of common molding with insulating resin 16 so as to fill the 41 and the grooves 14, a step of removing the back surface of the conductive foil 40 until the insulating resin 16 is exposed, and an insulating resin 16 It is comprised by the process of isolate | separating into each circuit apparatus 10 by dicing (). Below, each process of this invention is demonstrated with reference to FIGS.

본 발명의 제1 공정은, 도 4 내지 도 6에 도시한 바와 같이, 도전박(40)을 준비하고, 도전박(40)에 그 두께보다도 얕은 분리홈(41)를 형성하여 복수개의 회로 장치부(45)를 구성하는 다이 패드(11) 및 본딩 패드(12)를 형성함과 동시에, 고착예정의 반도체 소자(13)의 영역을 둘러싸도록 다이 패드(11)에 분리홈(41)보다도 얕은 홈(14)을 형성하는 것이다.In the first step of the present invention, as shown in Figs. 4 to 6, the conductive foil 40 is prepared, and the separation groove 41 shallower than the thickness is formed in the conductive foil 40, thereby providing a plurality of circuit devices. While forming the die pad 11 and the bonding pad 12 constituting the portion 45, the die pad 11 is shallower than the separation groove 41 in the die pad 11 so as to surround the region of the semiconductor element 13 to be fixed. The groove 14 is formed.

본 공정에서는, 먼저 도 4의 (a)와 같이, 시트형의 도전박(40)을 준비한다. 이 도전박(40)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는, Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.In this process, the sheet | seat type conductive foil 40 is prepared first like FIG.4 (a). The conductive foil 40 is selected in consideration of the adhesiveness, bonding properties, and plating properties of the brazing filler metal. Examples of the conductive foil 40 include a conductive foil mainly composed of Cu, a conductive foil mainly composed of Al, or Fe-Ni. Conductive foil etc. which consist of alloys, such as these, are employ | adopted.

도전박의 두께는, 후의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하지만,300㎛ 이상이어도 10㎛ 이하이어도 기본적으로는 무방하다. 후술하는 바와 같이, 도전박(40)의 두께보다도 얕은 분리홈(41)을 형성할 수 있으면 된다.The thickness of the conductive foil is preferably about 10 μm to 300 μm in consideration of the subsequent etching, but may be basically 300 μm or more or 10 μm or less. As will be described later, the separation grooves 41 shallower than the thickness of the conductive foil 40 may be formed.

또한, 시트형의 도전박(40)은, 소정의 폭, 예를 들면 45㎜로 롤 형상으로 감겨 준비되고, 이것이 후술하는 각 공정에서 반송되어도 되며, 소정의 크기로 컷트된 단책형상의 도전박(40)이 준비되어, 후술하는 각 공정에서 반송되어도 된다.In addition, the sheet-shaped conductive foil 40 is prepared by winding in a roll shape with a predetermined width, for example, 45 mm, and may be conveyed in each step described later, and the single-shaped conductive foil (cut into a predetermined size) 40) may be prepared and conveyed at each process mentioned later.

구체적으로는, 도 4의 (b)에 도시한 바와 같이, 단책형상의 도전박(40)에 다수의 회로 장치부(45)가 형성되는 블록(42)이 4∼5개 이격되어 배열된다. 각 블록(42) 사이에는 슬릿(43)이 형성되고, 몰드 공정 등에서의 가열 처리에서 발생되는 도전박(40)의 응력을 흡수한다. 또한 도전박(40)의 상하 주변단에는 인덱스 홀(44)이 일정한 간격으로 형성되고, 각 공정에서의 위치 결정에 이용된다. 계속해서, 도전 패턴을 형성한다.Specifically, as shown in FIG. 4B, four to five blocks 42 in which a plurality of circuit device portions 45 are formed are arranged on the single-shaped conductive foil 40. Slit 43 is formed between each block 42, and the stress of the electrically conductive foil 40 which arises in the heat processing in a mold process etc. is absorbed. In addition, index holes 44 are formed at regular intervals at the upper and lower peripheral ends of the conductive foil 40, and are used for positioning in each step. Subsequently, a conductive pattern is formed.

먼저, 도 5에 도시한 바와 같이, 도전박(60)의 위에, 포토레지스트(내 에칭 마스크) PR를 형성하여, 도전 패턴(51)이 되는 영역을 제외한 도전박(40)이 노출되도록 포토레지스트 PR를 패터닝한다. 그리고, 도 6의 (a)에 도시한 바와 같이, 도전박(40)을 선택적으로 에칭한다. 여기서는, 도전 패턴(51)은, 각 회로 장치부(45)의 다이 패드(11) 및 본딩 패드(12)를 형성하고 있다.First, as shown in FIG. 5, the photoresist (inner etching mask) PR is formed on the conductive foil 60, and the photoresist is exposed so that the conductive foil 40 except for the area | region which becomes the conductive pattern 51 is exposed. Pattern the PR. Then, as shown in Fig. 6A, the conductive foil 40 is selectively etched. Here, the conductive pattern 51 forms the die pad 11 and the bonding pad 12 of each circuit device part 45.

도 6의 (a)를 참조하여, 홈(14) 및 분리홈(41)이 형성되는 개소에는 포토레지스트의 개구부가 형성되어 있다. 그리고, 홈(14)이 형성되는 개소의 개구부의 폭은, 분리홈(41)이 형성되는 개소보다도 그 폭이 좁게 형성되어 있다. 구체적으로 그 폭은 반 이하로 형성된다. 에칭에 의한 도전박(40)의 제거는 등방성을 갖고행해지므로, 이와 같이 홈(14)에 대응하는 포토레지스트의 개구부를 좁게 형성함으로써, 홈(14)의 깊이를 분리홈(41)보다도 얕게 형성할 수 있다. 또, 상기한 에칭의 공정은, 에칭제액에 도전박(40)을 딥핑시킴으로써 행할 수 있다.Referring to FIG. 6A, an opening of the photoresist is formed at a portion where the groove 14 and the separation groove 41 are formed. And the width | variety of the opening part of the location in which the groove | channel 14 is formed is formed narrower than the location in which the separation groove 41 is formed. Specifically, the width is formed to less than half. Since the removal of the conductive foil 40 by etching is performed with isotropy, the openings of the photoresist corresponding to the grooves 14 are narrowly formed in this way, so that the depth of the grooves 14 is made shallower than the separation grooves 41. can do. Moreover, the above-mentioned etching process can be performed by dipping the electrically conductive foil 40 in etching liquid.

도 6의 (b)에 다이 패드(11) 및 본딩 패드(12)를 형성하는 도전 패턴(51)을 도시한다. 도 6은 도 4의 (b)에 도시한 블록(42)의 1개를 확대한 것에 대응한다. 해칭 부분의 1개가 하나의 회로 장치부(45)이며, 1개의 블록(42)에는 2행 2열의 매트릭스 형상으로 다수의 회로 장치부(45)가 배열되고, 각 회로 장치부(45)마다 동일한 도전 패턴(51)가 형성되어 있다. 각 블록의 주변에는 프레임형상의 패턴(46)이 형성되고, 그것과 조금 이격하여 그 내측에 다이싱 시의 위치 정렬 마크(47)가 형성되어 있다. 프레임형상의 패턴(46)은 몰드 금형과의 감합(嵌合)에 사용하고, 또한 도전박(40)의 이면 에칭 후에는 절연성 수지(16)의 보강을 하는 기능을 갖는다. 또한, 각 회로 장치부에서, 다이 패드(11)의 상하 양측에 형성되는 본딩 패드(12)는, 다이 패드(11)와 일체화되어 있으며, 전기적으로도 양자는 접속하고 있다.The conductive pattern 51 which forms the die pad 11 and the bonding pad 12 in FIG. 6B is shown. FIG. 6 corresponds to an enlarged view of one of the blocks 42 shown in FIG. One of the hatching portions is one circuit device portion 45, and a plurality of circuit device portions 45 are arranged in one block 42 in a matrix form of two rows and two columns, and the same for each circuit device portion 45. The conductive pattern 51 is formed. A frame-shaped pattern 46 is formed around each block, and a position alignment mark 47 at the time of dicing is formed inside the block a little apart from it. The frame-shaped pattern 46 is used for fitting with a mold die, and has a function of reinforcing the insulating resin 16 after the backside etching of the conductive foil 40. In each circuit device section, the bonding pads 12 formed on the upper and lower sides of the die pad 11 are integrated with the die pad 11, and both are electrically connected.

본 발명의 제2 공정은, 도 7에 도시한 바와 같이, 각 회로 장치부(45)의 다이 패드(11)에 납재(19)를 개재하여 반도체 소자(13)를 고착하는 것이다.As shown in FIG. 7, the second step of the present invention is to fix the semiconductor element 13 on the die pad 11 of each circuit device portion 45 via the brazing material 19.

도 7의 (a)를 참조하여, 다이 패드(11)에 납재(19)를 개재하여 반도체 소자(13)를 실장한다. 여기서, 납재(19)로서는, 땜납 또는 Ag 페이스트 등의 도전성의 페이스트가 사용된다. 본 공정에서는, 납재(19)는 융해된 상태이므로, 납재(19)의 상부에 반도체 소자(13)를 실장함으로써, 반도체 소자(13)의 중량 등에의해 납재(19)는 주위로 퍼진다. 여기서, 반도체 소자(13)가 실장되는 영역을 둘러싸도록, 다이 패드(11)의 주변부에는 홈(14)이 형성되어 있으므로, 퍼진 납재(19)는 다이 패드(11)로부터 유출되지 않는다. 홈(14)에 도달된 납재(19)는, 홈(14)으로 흘러들어가는 형태로 되므로, 홈(14)은 땜납의 유출을 저지하는 저지 영역으로서 기능하고 있다. 또한, 절연성 수지를 이용하여, 반도체 소자(13)를 다이 패드(11)에 실장하는 것도 가능하다.Referring to FIG. 7A, the semiconductor element 13 is mounted on the die pad 11 via a brazing filler material 19. Here, as the brazing material 19, conductive paste such as solder or Ag paste is used. In this step, since the brazing filler material 19 is in a molten state, by mounting the semiconductor element 13 on the brazing filler metal 19, the brazing filler material 19 spreads around by the weight of the semiconductor element 13 or the like. Here, since the grooves 14 are formed in the periphery of the die pad 11 so as to surround the region in which the semiconductor element 13 is mounted, the spread brazing filler material 19 does not flow out of the die pad 11. Since the brazing filler material 19 which reached the groove | channel 14 becomes the form which flows into the groove | channel 14, the groove | channel 14 functions as a blocking area which prevents the outflow of solder. Moreover, it is also possible to mount the semiconductor element 13 to the die pad 11 using insulating resin.

본 발명의 제3 공정은, 도 8에 도시한 바와 같이, 반도체 소자(13)와 원하는 본딩 패드(12)와의 와이어 본딩을 행하는 것이다.As shown in FIG. 8, the third step of the present invention is to perform wire bonding between the semiconductor element 13 and the desired bonding pad 12.

구체적으로는, 각 회로 장치부에 실장된 반도체 소자(13)의 전극과 원하는 본딩 패드(12)를, 열 압착에 의한 볼 본딩 및 초음파에 의한 웨지 본딩에 의해 일괄적으로 와이어 본딩을 행한다.Specifically, the wire bonding is performed collectively by the ball bonding by thermocompression bonding and the wedge bonding by the ultrasonic wave of the electrode of the semiconductor element 13 mounted in each circuit apparatus part, and the desired bonding pad 12. FIG.

본 발명의 제4 공정은, 도 9에 도시한 바와 같이, 반도체 소자(13)를 피복하고, 분리홈(41) 및 홈(14)에 충전되도록 절연성 수지(16)로 공통 몰드하는 것이다.In the fourth step of the present invention, as shown in Fig. 9, the semiconductor element 13 is covered and commonly molded with the insulating resin 16 so as to fill the separation grooves 41 and the grooves 14.

본 공정에서는, 도 9의 (a)에 도시한 바와 같이, 절연성 수지(16)는 반도체 소자(13) 및 복수의 다이 패드(11) 및 본딩 패드(12)를 완전하게 피복하고, 분리홈(41) 및 홈(14)에는 절연성 수지(16)가 충전되어, 분리홈(41)과 감합하여 강고하게 결합한다. 그리고 절연성 수지(16)에 의해 다이 패드(11) 및 본딩 패드(12)가 지지되어 있다.In this step, as shown in FIG. 9A, the insulating resin 16 completely covers the semiconductor element 13, the plurality of die pads 11, and the bonding pads 12, and the separation grooves ( 41 and the groove 14 are filled with an insulating resin 16, and tightly coupled to the separation groove 41. The die pad 11 and the bonding pad 12 are supported by the insulating resin 16.

또한 본 공정에서는, 트랜스퍼 몰드, 주입 몰드, 또는 포팅에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로실현할 수 있으며, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 주입 몰드로 실현할 수 있다.In this step, it can be realized by a transfer mold, an injection mold, or potting. As a resin material, thermosetting resins, such as an epoxy resin, can be implement | achieved by a transfer mold, and thermoplastic resins, such as a polyimide resin and polyphenylene sulfide, can be implement | achieved with an injection mold.

또한, 본 공정에서 트랜스퍼몰드 혹은 주입 몰드 시에, 도 9의 (b)에 도시한 바와 같이 각 블록(42)은 하나의 공통의 몰드 금형에 회로 장치부(63)를 수납하고, 각 블록마다 1개의 절연성 수지(16)로 공통으로 몰드를 행한다. 이 때문에 종래의 트랜스퍼 몰드 등과 같이 각 회로 장치부를 개별로 몰드하는 방법에 비하여, 대폭적으로 수지량의 삭감을 도모할 수 있다.In addition, in the transfer mold or the injection mold in this step, as shown in Fig. 9B, each block 42 houses the circuit device 63 in one common mold die, and for each block. The mold is commonly performed with one insulating resin 16. For this reason, compared with the method of mold | molding each circuit apparatus part separately like a conventional transfer mold etc., reduction of resin amount can be aimed at significantly.

본 공정의 특징은, 절연성 수지(16)를 피복할 때까지는, 도전 패턴(51)으로 되는 도전박(40)이 지지 기판이 되는 것이다. 종래에는, 본래 필요로 하지 않는 지지 기판을 채용하여 도전 패턴을 형성하고 있지만, 본 발명에서는, 지지 기판이 되는 도전박(40)은, 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 극력 생략하여 작업할 수 있는 장점을 갖고, 비용의 저하도 실현할 수 있다.The characteristic of this process is that the conductive foil 40 used as the conductive pattern 51 becomes a support substrate until the insulating resin 16 is coated. Conventionally, although the support substrate which is not originally required is employ | adopted, the conductive pattern is formed, but in this invention, the electrically conductive foil 40 used as a support substrate is a material required as an electrode material. Therefore, it has the advantage of being able to work by omission of a constituent material as much as possible, and can also realize the fall of cost.

또한, 분리홈(41)은 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(40)이 도전 패턴(51)으로서 개개로 분리되어 있지 않다. 따라서 시트형의 도전박(40)으로서 일체로 취급하고, 절연성 수지(16)를 몰드할 때에, 금형으로의 반송, 금형으로의 실장 작업이 매우 편리하게 되는 특징을 갖는다.In addition, since the separation groove 41 is formed shallower than the thickness of the conductive foil, the conductive foil 40 is not individually separated as the conductive pattern 51. Therefore, when it handles integrally as the sheet | seat type conductive foil 40, and molds the insulating resin 16, it has the characteristic that the conveyance to a metal mold | die and the mounting operation to a metal mold | die are very convenient.

본 발명의 제5 공정은, 절연성 수지가 노출될 때까지 도전박(40)의 이면을 제거하는 것이다.In the fifth step of the present invention, the back surface of the conductive foil 40 is removed until the insulating resin is exposed.

본 공정은, 도전박(40)의 이면을 화학적 및/또는 물리적으로 제거하고, 도전 패턴(51)으로서 분리하는 것이다. 이 공정은, 연마, 연삭, 에칭, 레이저의 금속증발 등에 의해 실시된다.In this step, the back surface of the conductive foil 40 is chemically and / or physically removed and separated as the conductive pattern 51. This process is performed by polishing, grinding, etching, metal evaporation of a laser, or the like.

실험에서는 도전박(40)을 전면 웨트 에칭하여, 분리홈(41)으로부터 절연성 수지(16)를 노출시키고 있다. 이 노출되는 면을 도 9의 (a)에서는 점선으로 나타내고 있다. 그 결과, 도전 패턴(51)으로 되어 분리된다. 이 결과, 절연성 수지(16)에 도전 패턴(51)의 이면이 노출되는 구조가 된다. 즉, 분리홈(41)에 충전된 절연성 수지(16)의 표면과 도전 패턴(51)의 표면은, 실질적으로 일치하고 있는 구조로 되어 있다.In the experiment, the conductive foil 40 was wet-etched on the entire surface, and the insulating resin 16 was exposed from the separation groove 41. This exposed surface is shown by the dotted line in FIG. As a result, the conductive pattern 51 is separated. As a result, the back surface of the conductive pattern 51 is exposed to the insulating resin 16. That is, the surface of the insulating resin 16 filled in the separating grooves 41 and the surface of the conductive pattern 51 have a structure that substantially matches.

또한, 도전 패턴(51)의 이면 처리를 행하고, 예를 들면 도 1에 도시한 최종구조를 얻는다. 즉, 필요에 따라서 노출된 도전 패턴(51)에 땜납 등의 도전재를 피착하여, 회로 장치로서 완성한다.In addition, the back surface treatment of the conductive pattern 51 is performed, for example, to obtain the final structure shown in FIG. In other words, a conductive material such as solder is deposited on the exposed conductive pattern 51 as necessary to complete the circuit device.

또한, 본 공정에서는, 분리홈(41)에 충전된 절연성 수지(16)는 이면에 노출되지만, 홈(14)에 충전된 절연성 수지(16)는 이면에 노출되지 않는다.In addition, in this process, the insulating resin 16 filled in the separation groove 41 is exposed on the rear surface, but the insulating resin 16 filled in the groove 14 is not exposed on the rear surface.

본 발명의 제6 공정은, 도 10에 도시한 바와 같이, 절연성 수지(16)를 각 회로 장치부(45)마다 다이싱에 의해 분리하는 것이다.In the sixth step of the present invention, as shown in FIG. 10, the insulating resin 16 is separated by dicing for each circuit device portion 45.

본 공정에서는, 블록(42)을 다이싱 장치의 실장대에 진공으로 흡착시키고, 다이싱 블레이드(49)로 각 회로 장치부(45) 사이의 다이싱 라인(일점쇄선)을 따라 분리홈(41)의 절연성 수지(16)를 다이싱하여, 개별의 회로 장치로 분리한다.In this step, the block 42 is vacuum-adsorbed to the mounting table of the dicing apparatus, and the dicing blades 49 separate the dividing grooves 41 along the dicing lines (single dashed lines) between the circuit device portions 45. The insulating resin 16) is diced and separated into individual circuit devices.

본 공정에서, 다이싱 블레이드(49)는 절연성 수지(16)를 절단하는 절삭 깊이로 행하고, 다이싱 장치로부터 블록(42)을 추출한 후에 롤러로 초콜릿 브레이크하면 된다. 다이싱 시에는 상술한 제1 공정에서 마련한 각 블록의 위치 정렬마크(47)를 인식하여, 이것을 기준으로 하여 다이싱을 행한다. 주지의 사실이지만, 다이싱은 세로 방향으로 모든 다이싱 라인을 다이싱을 한 후, 실장대를 90°회전시켜 가로방향의 다이싱 라인(70)을 따라서 다이싱을 행한다.In this step, the dicing blade 49 may be performed at a cutting depth for cutting the insulating resin 16, and after the block 42 is extracted from the dicing apparatus, the chocolate break may be performed with a roller. At the time of dicing, the position alignment mark 47 of each block provided in the above-mentioned 1st process is recognized, and dicing is performed based on this. As is well known, dicing is carried out along the dicing line 70 in the transverse direction by dicing all the dicing lines in the longitudinal direction, and then rotating the mount 90 °.

본 발명에서는, 이하와 같은 효과를 발휘할 수 있다.In the present invention, the following effects can be obtained.

첫째, 본 발명에서는, 반도체 소자(13)를 둘러싸도록 다이 패드(11)의 주변부에 홈(14)을 형성하여, 반도체 소자(13)를 고착하는 납재(19)가 유출되는 것을 방지하였으므로, 유출된 납재(19)에 의해 도전 패턴끼리 쇼트하는 것을 방지할 수 있다.First, in the present invention, the grooves 14 are formed in the periphery of the die pad 11 so as to surround the semiconductor element 13, thereby preventing the brazing filler material 19 fixing the semiconductor element 13 from leaking out. By using the brazing filler material 19, shorting of conductive patterns can be prevented.

둘째, 홈(14)에 의해, 납재(19)의 유출을 방지하는 것이 가능하므로, 다이 패드(11)와 본딩 패드(12)를 접근시키는 것이 가능해져서, 장치 전체를 소형화할 수 있다Second, since the outflow of the brazing filler material 19 can be prevented by the grooves 14, the die pad 11 and the bonding pad 12 can be brought close to each other, so that the entire apparatus can be miniaturized.

셋째, 반도체 소자(13)를 실장하는 공정에서, 본딩 패드(12)의 주변부에 형성한 홈(14)이 납재의 유출을 저지하는 저지 영역으로서 기능하며, 납재(19)가 외부로 유출됨에 따른 도전 패턴끼리의 쇼트를 방지할 수 있다.Third, in the process of mounting the semiconductor element 13, the groove 14 formed in the periphery of the bonding pad 12 functions as a blocking region for preventing the leakage of the brazing filler material, and as the brazing filler material 19 leaks to the outside, Shorting between conductive patterns can be prevented.

Claims (13)

납재를 개재하여 실장되는 반도체 소자와 거의 동등한 크기로 형성된 다이 패드와,A die pad formed in substantially the same size as a semiconductor element mounted via a brazing filler material; 상기 다이 패드에 근접하여 형성된 본딩 패드와,Bonding pads formed in proximity to the die pads; 상기 반도체 소자를 둘러싸도록 상기 다이 패드의 주변부에 형성되며 또한 상기 납재가 유출되는 것을 방지하는 홈과,A groove formed in a periphery of the die pad so as to surround the semiconductor element and preventing the braze material from flowing out; 상기 다이 패드 및 상기 본딩 패드의 이면을 노출시켜 상기 다이 패드, 상기 본딩 패드 및 상기 반도체 소자를 밀봉하는 절연성 수지An insulating resin sealing the die pad, the bonding pad, and the semiconductor element by exposing the back surface of the die pad and the bonding pad; 를 포함하는 것을 특징으로 하는 회로 장치.Circuit device comprising a. 제1항에 있어서,The method of claim 1, 상기 홈은, 상기 다이 패드의 두께보다도 얕게 형성되는 것을 특징으로 하는 회로 장치.The groove is formed to be shallower than the thickness of the die pad. 제1항에 있어서,The method of claim 1, 상기 홈에는, 상기 절연성 수지가 충전되는 것을 특징으로 하는 회로 장치.The groove is filled with the insulating resin. 제1항에 있어서,The method of claim 1, 상기 반도체 장치는, IC칩인 것을 특징으로 하는 회로 장치.The semiconductor device is an IC chip. 제1항에 있어서,The method of claim 1, 상기 반도체 소자는, 금속 세선을 개재하여 원하는 상기 도전 패턴과 전기적으로 접속되는 것을 특징으로 하는 회로 장치.And the semiconductor element is electrically connected to the desired conductive pattern via a fine metal wire. 제1항에 있어서,The method of claim 1, 상기 납재는, 땜납 또는 Ag 페이스트인 것을 특징으로 하는 회로 장치.The brazing filler metal is a solder or Ag paste. 제1항에 있어서,The method of claim 1, 상기 납재 대신에 절연성 접착제를 이용하는 것을 특징으로 하는 회로 장치.An insulating adhesive is used in place of the brazing filler metal. 제1항에 있어서,The method of claim 1, 상기 다이 패드의 상기 홈으로 둘러싸이는 영역에, 홈을 더 형성하는 것을 특징으로 하는 회로 장치.And forming a groove in an area surrounded by the groove of the die pad. 제8항에 있어서,The method of claim 8, 상기 다이 패드의 상기 홈으로 둘러싸이는 영역에, 격자 형상으로 홈을 형성하는 것을 특징으로 하는 회로 장치.A groove formed in a lattice shape in a region surrounded by the groove of the die pad. 도전박을 준비하는 공정과,The process of preparing the conductive foil, 상기 도전박에 그 두께보다도 얕은 분리홈을 형성하여 복수개의 회로 장치부를 구성하는 다이 패드 및 본딩 패드를 형성함과 동시에, 고착 예정의 반도체 소자의 영역을 둘러싸도록 상기 다이 패드에 상기 분리홈보다도 얕은 홈을 형성하는 공정과,A separation groove shallower than its thickness is formed in the conductive foil to form a die pad and a bonding pad constituting a plurality of circuit device portions, and at the same time, the die pad is shallower than the separation groove so as to surround a region of a semiconductor element to be fixed. Forming a groove, 상기 다이 패드에 납재를 개재하여 반도체 소자를 고착하는 공정과,Fixing the semiconductor element to the die pad via a brazing material; 상기 반도체 소자와 원하는 상기 본딩 패드와의 와이어 본딩을 행하는 공정과,Performing wire bonding between the semiconductor element and the desired bonding pad; 상기 반도체 소자를 피복하고, 상기 분리홈 및 상기 홈에 충전되도록 절연성 수지로 공통 몰딩하는 공정과,Coating the semiconductor device and common molding of an insulating resin to fill the separation groove and the groove; 상기 절연성 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정과,Removing the back surface of the conductive foil until the insulating resin is exposed, 상기 절연성 수지를 다이싱함으로써 각 회로 장치로 분리하는 공정A step of dividing the insulating resin into circuit devices by dicing 을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.Method of manufacturing a circuit device comprising a. 제10항에 있어서,The method of claim 10, 상기 홈은, 상기 다이 패드보다도 얕게 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.The groove is formed shallower than the die pad. 제10항에 있어서,The method of claim 10, 상기 납재는, 땜납 또는 Ag 페이스트인 것을 특징으로 하는 회로 장치의 제조 방법.The brazing filler metal is a solder or Ag paste. 제10항에 있어서,The method of claim 10, 상기 납재 대신에 절연성 접착제를 이용하는 것을 특징으로 하는 회로 장치의 제조 방법.An insulating adhesive is used in place of the brazing filler metal.
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