JP2007036015A - Circuit device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、装置内部にて回路素子が接合材を介して導電パターンに固着される回路装置およびその製造方法に関するものである。 The present invention relates to a circuit device in which a circuit element is fixed to a conductive pattern through a bonding material inside the device, and a method for manufacturing the circuit device.
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。これらの条件を満たすために、CSP(Chip Scale Package)と呼ばれる、内蔵される半導体素子と同等のサイズを有する回路装置が開発されている。 2. Description of the Related Art Conventionally, a circuit device set in an electronic device is employed in a mobile phone, a portable computer, and the like, and thus, a reduction in size, thickness, and weight are required. In order to satisfy these conditions, a circuit device called a CSP (Chip Scale Package) having a size equivalent to a built-in semiconductor element has been developed.
図9は、支持基板として基板65を採用した、チップサイズよりも若干大きいCSP66を示すものである。ここでは、半田等の接合材75を介して、基板65にトランジスタチップTが実装されている。
FIG. 9 shows a
この基板65の表面には、第1の電極67、第2の電極68およびダイパッド69が形成され、裏面には第1の裏面電極70Aと第2の裏面電極70Bが形成されている。そしてスルーホールTHを介して、第1の電極67と第1の裏面電極70Aが接続されている。更にスルーホールTHを介して、第2の電極68と第2の裏面電極70Bが電気的に接続されている。
A first electrode 67, a second electrode 68, and a
ダイパッド69にはトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極67が金属細線72を介して接続される。更に、トランジスタのベース電極と第2の電極68が金属細線72を介して接続されている。トランジスタチップTを覆うように基板65に樹脂層73が設けられている。
The transistor chip T is fixed to the
しかしながら、上記したCSP66では、接合材75を介してトランジスタチップTを実装する工程に於いて、溶融された液状の接合材75がダイパッド69から周囲に流出してしまう問題があった。接合材75がダイパッド69から周囲に流出すると、流出した接合材75により、第1の電極67または第2の電極68とダイパッド69とがショートしてしまう恐れがあった。更には、トランジスタTの接合に寄与する接合材75の量が少なくなり、トランジスタTの接続信頼性が低下してしまう恐れもあった。
However, in the CSP 66 described above, there is a problem that the melted liquid bonding material 75 flows out from the
これらの問題を解決するために、本出願人は図10に示す回路装置100を開発した(下記特許文献1を参照)。図10(A)は回路装置100の平面図であり、図10(B)はその断面図である。 In order to solve these problems, the present applicant has developed a circuit device 100 shown in FIG. 10 (see Patent Document 1 below). FIG. 10A is a plan view of the circuit device 100, and FIG. 10B is a cross-sectional view thereof.
回路装置100では、ダイパッド101の上面に接合材109を介して半導体素子103が固着されている。そして、ダイパッド101の上面には、半導体素子103を完全に取り囲む溝104が設けられていた。また、ダイパッド101を取り囲むように、多数個のボンディングパッド102が設けられていた。半導体素子103とボンディングパッド102とは、金属細線105により接続されている。また、半導体素子103、ダイパッド101およびボンディングパッド102を被覆するように、絶縁性樹脂106が形成される。また、回路装置100の裏面はレジスト108により覆われる。更に、ダイパッド101およびボンディングパッド102の裏面の所望の箇所には、半田等から成る外部電極107が形成される。 In the circuit device 100, the semiconductor element 103 is fixed to the upper surface of the die pad 101 via a bonding material 109. A groove 104 that completely surrounds the semiconductor element 103 is provided on the upper surface of the die pad 101. In addition, a large number of bonding pads 102 are provided so as to surround the die pad 101. The semiconductor element 103 and the bonding pad 102 are connected by a thin metal wire 105. Further, an insulating resin 106 is formed so as to cover the semiconductor element 103, the die pad 101, and the bonding pad 102. Further, the back surface of the circuit device 100 is covered with a resist 108. Further, external electrodes 107 made of solder or the like are formed at desired locations on the back surfaces of the die pad 101 and the bonding pad 102.
また、ダイパッド101とボンディングパッド102とは、分離溝106により分離されている。 The die pad 101 and the bonding pad 102 are separated by a separation groove 106.
回路装置100では、ダイパッド101の上面の周辺部に溝104を設けることで、半導体素子103を実装する工程に於いて、液状化した接合材109の外部への流出を防止していた。即ち、溝104に接合材109が流入することで、液状の接合材109がダイパッド101の上面から外部に流出することが防止されていた。また、上述した溝104は、ウェットエッチングにて形成されていた。
しかしながら、上記した回路装置100では、接合材109が形成される領域を完全に囲むように溝104が形成されていたので、多量の接合材109が溝104に流入してしまう問題があった。溝104に多量の接合材109が流入すると、半導体素子103の接続に寄与する接合材109の量が減少し、半導体素子103の接続信頼性が低下してしまう問題が発生する。 However, since the groove 104 is formed so as to completely surround the region where the bonding material 109 is formed in the circuit device 100 described above, there is a problem that a large amount of the bonding material 109 flows into the groove 104. When a large amount of the bonding material 109 flows into the groove 104, the amount of the bonding material 109 that contributes to the connection of the semiconductor element 103 is reduced, which causes a problem that the connection reliability of the semiconductor element 103 is lowered.
更に、ウェットエッチングにより形成される溝104が、局所的に深く形成されてしまう問題があった。図10(A)を参照して、特にこの問題は、平面的に四角状に形成される溝104の角部に於いて発生していた。この原因は、溝104を形成するウェットエッチングの工程に於いて、エッチングに用いられるエッチャントが、矩形状に配置される溝104の角部に於いて合流するからである。 Furthermore, there is a problem that the groove 104 formed by wet etching is locally deeply formed. Referring to FIG. 10A, this problem has occurred particularly at the corners of the grooves 104 that are formed in a square shape in plan view. This is because, in the wet etching process for forming the groove 104, the etchant used for etching joins at the corner of the groove 104 arranged in a rectangular shape.
溝104が局所的に深く形成されると、溝104の深さが分離溝106と同等程度と成ってしまい、溝104が形成された箇所にてダイパッド101が分離されてしまう問題があった。 When the groove 104 is locally deeply formed, the depth of the groove 104 becomes approximately the same as that of the separation groove 106, and there is a problem that the die pad 101 is separated at the position where the groove 104 is formed.
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、接合材の流出を防止する溝の形状を最適化した回路装置およびその製造方法を提供することにある。 The present invention has been made in view of such problems, and a main object of the present invention is to provide a circuit device in which the shape of a groove for preventing the outflow of a bonding material is optimized, and a method for manufacturing the circuit device. is there.
本発明の回路装置は、導電パターンと、接合材を介して前記導電パターンに固着される回路素子とを具備し、前記接合材が塗布される領域を不完全に囲む溝を、前記導電パターンの主面に設けることを特徴とする。 The circuit device of the present invention includes a conductive pattern and a circuit element fixed to the conductive pattern via a bonding material, and a groove that imperfectly surrounds the region to which the bonding material is applied is formed on the conductive pattern. It is provided on the main surface.
本発明の回路装置の製造方法は、導電パターンに接合材を介して回路素子を固着する工程を具備する回路装置の製造方法に於いて、前記接合材が塗布される領域の前記導電パターンを囲むように、前記導電パターンの主面に不連続に溝を形成することを特徴とする。 The circuit device manufacturing method of the present invention encloses the conductive pattern in a region to which the bonding material is applied, in the circuit device manufacturing method including the step of fixing the circuit element to the conductive pattern via the bonding material. As described above, grooves are formed discontinuously on the main surface of the conductive pattern.
更に、本発明の回路装置の製造方法は、導電箔の主面に分離溝を設けることにより導電パターンを凸状に形成する工程と、前記導電パターンに塗布された接合材を介して回路素子を固着する工程と、前記分離溝に充填され且つ前記導電パターンおよび前記回路素子が被覆されるように封止樹脂を形成する工程と、前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去して前記導電パターンを分離する工程とを具備し、前記分離溝を設ける工程では、前記接合材が塗布される領域を囲むように、前記分離溝よりも浅い溝を、前記導電箔の主面に不連続に形成することを特徴とする。 Furthermore, the method of manufacturing a circuit device according to the present invention includes a step of forming a conductive pattern in a convex shape by providing a separation groove on a main surface of a conductive foil, and a circuit element via a bonding material applied to the conductive pattern. A step of fixing, a step of forming a sealing resin so that the separation groove is filled and the conductive pattern and the circuit element are covered, and the sealing resin filled in the separation groove is exposed. Removing the conductive foil from the back surface and separating the conductive pattern, and in the step of providing the separation groove, a groove shallower than the separation groove so as to surround a region where the bonding material is applied, It forms discontinuously on the main surface of the conductive foil.
本発明の回路装置では、接合材が塗布される領域を不完全に囲むように、導電パターンの主面に溝を設けている。従って、接合材109を完全に囲むように溝104を設けていた背景技術と比較すると、溝に流入する接合材の量を低減させることができる。このことから、回路素子の接続に寄与する接合材の量を多くすることができるので、回路素子の接続信頼性を確保することができる。 In the circuit device of the present invention, a groove is provided on the main surface of the conductive pattern so as to incompletely surround the region where the bonding material is applied. Therefore, compared to the background art in which the groove 104 is provided so as to completely surround the bonding material 109, the amount of the bonding material flowing into the groove can be reduced. Accordingly, the amount of the bonding material that contributes to the connection of the circuit elements can be increased, so that the connection reliability of the circuit elements can be ensured.
更に本発明の回路装置の製造方法では、接合材が塗布される領域を不完全に囲むように溝を形成することで、ウェットエッチングの工程に於いて、エッチャントの集中を抑止し、エッチングを略均一に行うことができる。従って、ウェットエッチングにより形成される溝の深さを略均一にすることができる。 Furthermore, in the method for manufacturing a circuit device according to the present invention, the groove is formed so as to completely surround the region to which the bonding material is applied, so that the etchant concentration is suppressed in the wet etching process, and the etching is substantially omitted. It can be performed uniformly. Therefore, the depth of the groove formed by wet etching can be made substantially uniform.
更に本発明では、溝の深さを均一にすることにより、分離溝に対して溝の深さを十分に浅くすることができる。このことから、溝が形成された箇所にて導電パターンが分離されることを防止することができる。 Furthermore, in the present invention, by making the groove depth uniform, the groove depth can be made sufficiently shallow with respect to the separation groove. From this, it is possible to prevent the conductive pattern from being separated at the location where the groove is formed.
<第1の実施の形態>
本実施の形態では、図1を参照して、本発明の回路装置10の構成を説明する。図1(A)は回路装置10の平面図であり、図1(B)は図1(A)のB−B’線に於ける断面図である。また、図1(C)は、図1(A)のC−C’線に於ける断面図である。
<First Embodiment>
In the present embodiment, the configuration of the circuit device 10 of the present invention will be described with reference to FIG. 1A is a plan view of the circuit device 10, and FIG. 1B is a cross-sectional view taken along the line BB ′ of FIG. 1A. FIG. 1C is a cross-sectional view taken along the line CC ′ of FIG.
図1(A)および図1(B)を参照して、回路装置10では、導電パターン11A〜11Iが設けられており、これらの導電パターンにはトランジスタ12D等の回路素子が接合材19を介して固着されている。そして、接合材19が形成される領域を不完全に囲むように、導電パターンの主面に溝14が設けられている。また、導電パターン11A〜11Iの裏面が露出された状態で、これらの導電パターンおよび回路素子は封止樹脂16により被覆される。このような各構成要素を以下にて説明する。
Referring to FIGS. 1A and 1B, in circuit device 10, conductive patterns 11A to 11I are provided, and circuit elements such as transistor 12D are interposed through bonding material 19 in these conductive patterns. It is fixed. And the groove |
導電パターン11A〜11Iは、銅(Cu)等の金属から成り、裏面を露出させて封止樹脂16に埋め込まれている。導電パターン11A、11B、11Cおよび11Dは、回路装置10の4角に位置してダイパッド形状を呈している。そして、導電パターン11A〜11Dの間に、導電パターン11E、11F、11G、11Iが形成されている。各導電パターン11A〜11Iは、分離溝13により略等間隔に離間されており、側面は湾曲形状と成っている。また、導電パターン11の上面に於いて、トランジスタ12D等の回路素子が実装される領域は、銀(Ag)や金(Au)等から成るメッキ膜20が形成される。また、金属細線15が接続される導電パターン11の上面もメッキ膜20により被覆される。
The
各導電パターン11A〜11Iは、分離溝13により分離されている。分離溝13の幅W1は、例えば125μm〜150μm程度である。また、分離溝13の深さは60μm程度である。
Each of the
上記導電パターン11には、接合材19を介してトランジスタ12D等の回路素子が実装される。導電パターン11に実装される回路素子としては、能動素子および受動素子の両方が採用可能である。具体的には、トランジスタ、ダイオード、IC、システムLSI、コンデンサ、抵抗等を回路素子として採用可能である。
A circuit element such as a transistor 12 </ b> D is mounted on the
回路素子の固着に用いる接合材19としては、鉛共晶半田、鉛フリー半田、導電性ペースト等の導電性材料が採用される。更には、エポキシ樹脂等から成る絶縁性の接着剤を接合材19として採用することもできる。 As the bonding material 19 used for fixing the circuit elements, a conductive material such as lead eutectic solder, lead-free solder, or conductive paste is employed. Furthermore, an insulating adhesive made of an epoxy resin or the like can be used as the bonding material 19.
導電パターン11B、11Cおよび11Dの上面には、それぞれダイオード12B、ダイオード12Cおよびトランジスタ12Dが接合材19を介して実装されている。そして、これらの導電パターンの上面には、接合材19の流出を防止するために、不連続な溝14が設けられている。
On the upper surfaces of the conductive patterns 11B, 11C, and 11D, a diode 12B, a diode 12C, and a transistor 12D are mounted via a bonding material 19, respectively.
溝14を設けることにより、接合材19を用いてトランジスタ12D等の回路素子を実装する工程に於いて、液状または半固形状の接合材19が、導電パターンの上面から外部に流出することを防止することができる。具体的には、液状化した接合材19が周囲に広がろうとしても、接合材19が溝14に流入することにより、接合材19の広がりが阻止される。従って、接合材19が導電パターンの上面から漏出しない。溝14の詳細な構成は下記する。
Providing the
封止樹脂16は、導電パターン11A〜11Iの裏面を露出させて、全体を封止している。更に、導電パターンの表面に形成された溝14にも封止樹脂16は充填されている。ここでは、封止樹脂16は、チップ素子12A等の回路素子、金属細線15、導電パターン11A〜11Iを封止している。封止樹脂16の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。
The sealing resin 16 seals the whole by exposing the back surfaces of the conductive patterns 11A to 11I. Further, the sealing resin 16 is filled in the
レジスト18は、封止樹脂16の下面および導電パターン11の下面を被覆するように形成されている。また、半田等から成る外部電極17が形成される領域の導電パターンは、レジスト18から露出される。
The resist 18 is formed so as to cover the lower surface of the sealing resin 16 and the lower surface of the
本形態では、導電パターン11の表面に溝14を設けることにより、回路素子の実装に用いる接合材19の流出を防止している。この詳細を、図1(A)および図1(B)に示す導電パターン11Dを例に説明する。
In this embodiment, the
導電パターン11Dの上面には、接合材19を介してトランジスタ12Dが固着されている。そして、トランジスタ12Dが実装される領域を囲むように、不連続な溝14が導電パターン11Dの表面に形成されている。また、トランジスタ12Dは、金属細線15を介して、導電パターン11F、11Cと接続されている。
The transistor 12D is fixed to the upper surface of the conductive pattern 11D through the bonding material 19. A
導電パターン11Dの上面には、直線状に延在する4つの溝14A、14B、14C、14Dが形成されている。溝14A、14B、14C、14Dは全体として4角形と成るように配置され、角部21に於いて不連続と成っている。即ち、溝14A、14B、14C、14Dは各々が独立しており連続した状態となっていない。
Four grooves 14A, 14B, 14C, and 14D extending linearly are formed on the upper surface of the conductive pattern 11D. The
溝14のサイズは、各導電パターン間に設けられる分離溝13よりも小さく形成される。即ち、溝14の幅W2は、例えば30μm程度であり分離溝13よりも狭い。また、溝14の深さは20μm程度であり分離溝13よりも浅い。
The size of the
また、導電パターン11B、11Cの上面に於いても、導電パターン11Dと同様に、ダイオード12B、12Cを囲むように、不連続な溝14が形成されている。
In addition,
このように、溝14を不連続に形成することにより、連続して回路素子を囲むように溝が設けられた背景技術と比較すると、溝14の合計した長さを短くすることができる。従って、溝14に流入する接合材19の量が少なくなり、トランジスタ12Dと導電パターン11Dとの間に位置する接合材19の量が多くなる。結果として、トランジスタ12Dの下方の接合材19を厚くすることができるので、トランジスタ12Dの接続信頼性を向上させることができる。
Thus, by forming the
また、溝14を全体として4角形(多角形)に成るように配置し、角部21に於いて不連続とすることにより、ウェットエッチングにより形成される溝14の深さを略均一にすることができる。従って、局所的に溝14が深く形成されないことから、全ての部分の溝14の深さを分離溝13に対して十分に浅く形成できる。このことから、溝14が導電パターン11Dの底部まで到達してしまうことによる、導電パターン11Dの不要な箇所での分離を防止することができる。溝14の深さが略均一に成る事項に関しては、図3等を参照して後述する。ここで、溝14の全体的な形状としては、4角形以外の多角形でも良い。
Further, the
図1(C)を参照して、次に、チップ素子12Aが実装される箇所に形成される溝14を説明する。
Next, referring to FIG. 1C, a description will be given of the
ここでは、チップ素子12Aの一方の電極が接合材19を介して導電パターン11Aに固着されている。また、チップ素子12Aの他方の電極は、接合材19を介して導電パターン11Fに固着されている。導電パターン11Aおよび11Fの上面に於いては、チップ素子12Aの固着に用いられる接合材19が塗布される領域を囲むように溝14が形成されている。ここでも、上述したように、溝14は不連続に形成される。
Here, one electrode of the chip element 12 </ b> A is fixed to the
溝14を不連続に形成することにより、溝14に流入する接合材19の量を少なくすることができる。従って、チップ素子12Aの両端部にてフィレットを形成する為に充分な量の接合材19を確保して、接続信頼性を向上させることができる。
By forming the
更に、図1(A)を参照して、導電パターン11Fに於いては、溝14を設けることにより、チップ素子12Aの固着に用いられる接合材19が、金属細線15の接合部分に流入することが防止されている。
Further, referring to FIG. 1A, in the
本実施の形態では、封止樹脂16に導電パターン11が埋め込まれた形状を有する回路装置10を例に説明したが、他の形態の回路装置にも本実施の形態を適用させることも可能である。例えば、図9に示したような基板65を用いる回路装置にも本形態を適用させることもできる。この場合は、ダイパッド69に塗布される接合材75を囲むように、ダイパッド69の上面に不連続に溝14が形成される。また、2層以上の多層の導電パターンを有する回路装置にも本形態は適用可能である。
In the present embodiment, the circuit device 10 having a shape in which the
<第2の実施の形態>
次に、図2から図8を参照して、上記した回路装置10の製造方法を説明する。
<Second Embodiment>
Next, a method for manufacturing the circuit device 10 will be described with reference to FIGS.
第1工程:図2から図4を参照
本工程では、ウェットエッチングにより導電箔40の表面に分離溝13および溝14を形成する。分離溝13を設けることにより、導電箔40の表面に凸状の導電パターン11が形成される。溝14は、後の工程にて回路素子の固着に用いる接合材の流出を防止するために形成される。
First Step: See FIGS. 2 to 4 In this step, the separation grooves 13 and the
図2を参照して、先ず、導電箔40の上面をエッチングレジスト41により被覆する。図2(A)は導電箔40の断面図であり、図2(B)は導電箔40全体を示す平面図であり、図2(C)は導電箔40の一部分を拡大した平面図である。
With reference to FIG. 2, first, the upper surface of the
図2(A)を参照して、導電箔40の材料は、ロウ材の付着性等が考慮されて選択され、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。また、導電箔40の厚さは、後の工程にて分離溝13および溝14が形成可能な程度であり、例えば100μm〜300μm程度である。
Referring to FIG. 2A, the material of the
導電箔40の上面は、エッチングマスクであるレジスト41により被覆される。ここでは、後の工程にて導電パターンと成る部分の導電箔40が選択的に被覆されるようにレジスト41がパターニングされている。具体的には、レジスト41には開口部48、49が設けられ、これらの開口部から導電箔40の上面が露出している。開口部49は、点線にて示す分離溝13を形成するために設けられ、その幅W3は、100μm〜150μm程度である。開口部48は、比較的浅い溝14を形成するために設けられ、その幅W4は15μm〜20μm程度である。
The upper surface of the
上記のように、開口部49に対して開口部48の幅を十分に狭くすることにより、開口部48から形成される溝14の深さを、開口部49から形成される分離溝13よりも浅くすることができる。従って、分離溝13が設けられた箇所にて各導電パターン(不図示)を分離する後の工程に於いて、溝14が設けられた箇所から導電パターンが分離されることを防止することができる。この事項については、図7を参照して詳述する。
As described above, by sufficiently narrowing the width of the opening 48 with respect to the opening 49, the depth of the
図2(B)の平面図を参照して、短冊状の導電箔40には、多数の回路装置部45が形成されるブロック42が4〜5個離間して並べられる。1つのブロック42は、マトリックス状に配置された複数個の回路装置部45から成る。ここで、回路装置部45とは、1つの回路装置を構成する部位を指す。
Referring to the plan view of FIG. 2B, 4 to 5 blocks 42 in which a large number of circuit device portions 45 are formed are arranged on the strip-shaped
また、各ブロック42間にはスリット43が設けられ、モールド工程等での加熱処理で発生する導電箔40の応力を吸収する。導電箔40の上下周端にはインデックス孔44が一定の間隔で設けられ、各工程での位置決めに用いられる。スリット43およびインデックス孔44は、導電箔40を厚み方向に貫通して設けられ、本工程のエッチングにより、分離溝13等と共に同時に形成することも可能である。
Moreover, the slit 43 is provided between each block 42, and the stress of the electrically
図2(C)を参照して、1つの回路装置部45に形成されるレジスト41A〜41Iを説明する。回路装置部45の内部に於いては、図1に示す導電パターン11A〜11Iと同様の形状の、レジスト41A〜41Iが形成されている。そして、レジスト41A〜14I同士の間に、開口部49が設けられている。 With reference to FIG. 2C, resists 41A to 41I formed in one circuit device unit 45 will be described. In the circuit device section 45, resists 41A to 41I having the same shape as the conductive patterns 11A to 11I shown in FIG. 1 are formed. An opening 49 is provided between the resists 41A to 14I.
更に、図1に示す溝14に対応して、幅の狭い開口部48がレジスト41D等に形成されている。不連続な形状の溝14を形成するために、開口部48も不連続に形成される。具体的には、レジスト41Dを参照すると、直線状の開口部48A、48B、48C、48Dが、全体として4角形状に成るように配置され、角部に於いて不連続に成っている。また、他のレジスト41A、41B、41C、41Fに於いても、同様の形状の開口部48が形成される。
Further, a narrow opening 48 is formed in the resist 41D and the like corresponding to the
図3を参照して、次に、レジスト41を用いて導電箔40をウェットエッチングする。図3(A)は本工程に於ける導電箔40の断面図であり、図3(B)は導電箔40の平面図であり、図3(C)は1つの回路装置部45を拡大した平面図である。
Next, referring to FIG. 3, the
図3(A)を参照して、本工程では、ノズル50を用いて、エッチャントを導電箔40にシャワーリングしてウェットエッチングが行われる。ここでは、導電箔40の上方からノズル50を用いてシャワーリングを行っているが、導電箔40の下方からシャワーリングを行っても良い。また、エッチャントに導電箔40を浸漬してウェットエッチングを行っても良い。
Referring to FIG. 3A, in this step, wet etching is performed by showering the etchant on
図3(B)および図3(C)を参照して、ノズル50からシャワーリングされたエッチャントは、導電箔40の表面を流動する。図3(B)ではエッチャントの流れFを矢印にて示している。導電路40の表面にてエッチャントが流動することにより、レジスト41から露出する導電箔40のエッチングが進行する。
With reference to FIGS. 3B and 3C, the etchant showered from the nozzle 50 flows on the surface of the
図3(C)の拡大図を参照してエッチャントの流れを詳述すると、導電箔40の上面に於いては、レジスト41の開口部に沿ってエッチャントは優先的に流動する。ここでは、各レジスト41間に設けられる開口部49に沿って流動するエッチャントの流れを、矢印F1で示している。エッチングの進行に伴い、開口部49の下方には分離溝13(不図示)が徐々に形成される。そして、徐々に深く形成される分離溝13もエッチャントが流動する経路として機能する。
The flow of the etchant will be described in detail with reference to the enlarged view of FIG. 3C. On the upper surface of the
また、上記と同様に、レジスト41Dの内部に形成された開口部48A〜48Dに沿って、エッチャントは流動する。ここでは、開口部48Aに沿って右側に流動するエッチャントの流れを矢印F2で示している。更に、開口部48Bに沿って上側に流動するエッチャントの流れを矢印F3で示している。本形態では、角部21に於いて、開口部48Aと開口部48Bとが連続せず不連続と成っている。従って、エッチャントの流れであるF2とF3とは合流しない。更に、直線状に延在する各開口部48A〜48Dに沿って、エッチャントは均等の速度で流れる。結果的に、エッチャントが局所的に集中することによるエッチングの偏りが発生せず、開口部48A〜48Dからは略均等にエッチングが進行する。 Similarly to the above, the etchant flows along the openings 48A to 48D formed in the resist 41D. Here, the flow of the etchant that flows to the right along the opening 48A is indicated by an arrow F2. Further, the flow of the etchant flowing upward along the opening 48B is indicated by an arrow F3. In this embodiment, in the corner portion 21, the opening 48A and the opening 48B are not continuous but are discontinuous. Therefore, the flow of etchant F2 and F3 do not merge. Further, the etchant flows at a uniform speed along each of the openings 48A to 48D extending linearly. As a result, etching bias due to local concentration of the etchant does not occur, and the etching progresses substantially uniformly from the openings 48A to 48D.
また、本工程のエッチングにより、図3(B)に示すスリット43およびインデックス孔44も形成することができる。 Further, the slit 43 and the index hole 44 shown in FIG. 3B can also be formed by etching in this step.
図4に、上記したエッチングにより分離溝13および溝14が形成された導電箔40を示す。図4(A)は導電箔40の断面図であり、図4(B)は1つのブロック42を拡大した平面図である。
FIG. 4 shows a
図4(A)を参照して、上記エッチングの工程により、開口部49の下方には、導電パターン11を凸状に突出させる分離溝13が形成される。また、開口部48の下方には、分離溝13よりも充分に浅い溝14が形成される。具体的には、分離溝13の深さD1は、例えば60μm程度であり、溝14の深さは20μm程度である。
Referring to FIG. 4A, by the etching process, a separation groove 13 for projecting the
図4(B)を参照して、1つのブロック42には2行2列のマトリックス状に4個の回路装置部45が配列され、各回路装置部45毎に同一の導電パターン11が設けられている。ブロック42の周辺には枠状のパターン46が設けられ、それと少し離間した内側にダイシング時の位置合わせマーク47が設けられている。
4B, in one block 42, four circuit device sections 45 are arranged in a matrix of 2 rows and 2 columns, and the same
また、エッチングの工程が終了した後に、レジスト41は剥離される。更に、後の工程にて回路素子が実装される領域および金属細線が接続される領域の導電パターン11の表面には、銀(Ag)等から成るメッキ膜20が形成される。
Further, after the etching process is completed, the resist 41 is peeled off. Further, a plating film 20 made of silver (Ag) or the like is formed on the surface of the
第2工程:図5および図6参照
本工程では、導電パターン11にトランジスタ12D等の回路素子を実装して電気的に接続する。
Second Step: See FIGS. 5 and 6 In this step, circuit elements such as a transistor 12D are mounted on the
先ず図5を参照して、半田等の接合材19を用いて、トランジスタ12D等の回路素子を導電パターン11の表面に固着する。図5(A)は本工程を示す断面図であり、図5(B)は平面図である。
First, referring to FIG. 5, a circuit element such as a transistor 12 </ b> D is fixed to the surface of the
トランジスタ12D等の実装に用いる接合材19としては、半田、導電性ペーストまたは絶縁性接着剤を用いることができる。半田としては鉛共晶半田、鉛フリー半田が採用される。接合材19として半田が採用された場合、先ず、導電パターン11の表面に半田クリーム(不図示)を塗布した後に、半田クリームの上部にトランジスタ12D等の回路素子を載置する。その後に、リフロー工程により半田クリームを加熱溶融する。これらの工程により、半田から成る接合材19を用いて回路素子が導電パターン11に実装される。
As the bonding material 19 used for mounting the transistor 12D and the like, solder, a conductive paste, or an insulating adhesive can be used. As the solder, lead eutectic solder or lead-free solder is used. When solder is employed as the bonding material 19, first, a solder cream (not shown) is applied to the surface of the
本形態では、接合材19が設けられる領域を囲むように、溝14を設けているので、液状または半固形状の接合材19が導電パターン11の上面から分離溝13に流出してしまうのを防止することができる。
In this embodiment, since the
具体的には、図5(A)を参照して、本工程に於いては、接合材19は液状または半固形状の状態である。従って、接合材19の上部にトランジスタ12Dを載置すると、トランジスタ12Dの重みにより、接合材19は周囲に広がろうとする。そこで本形態では、接合材19が塗布される領域(トランジスタ12Dが載置される領域)を囲むように溝14を設けている。従って、周囲に広がろうとする接合材19は、溝14に流れ込むことにより広がりが阻止され、導電パターン11の上面から分離溝13に流出しない。
Specifically, referring to FIG. 5A, in this step, the bonding material 19 is in a liquid or semi-solid state. Therefore, when the transistor 12D is placed on the bonding material 19, the bonding material 19 tends to spread around due to the weight of the transistor 12D. Therefore, in this embodiment, the
分離溝13に接合材19が流出してしまうと、後の工程にて、導電箔40を裏面からエッチングして各導電パターン11を分離しても、分離溝13に流入した接合材19により、導電パターン11同士がショートしてしまう。特に、半田を接合材19として用いた場合は、加熱溶融された半田は液状であるので、外部に流出する恐れが高い。本形態では、溝14を設けて接合材19の流出を防止しているので、後の工程に於いて、分離溝13が設けられた箇所にて確実に導電パターン11同士を分離することができる。
If the bonding material 19 flows out into the separation groove 13, even if the
また、チップ素子12Aが固着される導電パターン11A、11Fに於いては、チップ素子12Aの電極に付着される接合材19を囲むように、溝14が形成されている。また、導電パターン11Fに於いては、本形態の溝14の作用により、チップ素子12Aの固着に用いられる接合材19が、メッキ膜20に到達するのを防止することができる。また、接合材19として半田が用いられた場合は、半田クリームに含まれるフラックス等がメッキ膜20に到達するのを、溝14により防止することができる。
In the
更に本形態では、上述したように、導電パターン11Dの上面に形成される溝14A〜14Dは、不連続に形成されている。従って、溝104(図10参照)が完全に連続して形成された背景技術と比較すると、全ての溝14A〜14Dに接合材19が流入した場合でも、溝14に流入する接合材19の量を低減させることができる。従って、トランジスタ12Dと導電パターン11Dとの間に位置する接合材19の量を多くして、トランジスタ12Dの接続信頼性を向上させることができる。
Furthermore, in this embodiment, as described above, the grooves 14A to 14D formed on the upper surface of the conductive pattern 11D are formed discontinuously. Therefore, as compared with the background art in which the groove 104 (see FIG. 10) is formed completely continuously, the amount of the bonding material 19 flowing into the
次に、図6を参照して、トランジスタ12D等の回路素子と導電パターン11とを金属細線15を用いて電気的に接続する。図6(A)は本工程を示す断面図であり、図6(B)は平面図である。
Next, referring to FIG. 6, the circuit element such as the transistor 12 </ b> D and the
具体的には、図6(B)を参照して、ダイオード12Bの上面に形成された電極が金属細線15を介して導電パターン11Eと接続される。また、ダイオード12Cは、金属細線15を介して導電パターン11Iと接続される。更に、トランジスタ12Dのソース電極は金属細線15を介して導電パターン11Fと接続され、ゲート電極は導電パターン11Cと接続される。
Specifically, referring to FIG. 6B, the electrode formed on the upper surface of diode 12B is connected to conductive pattern 11E through thin metal wire 15. The diode 12C is connected to the conductive pattern 11I through the metal thin wire 15. Further, the source electrode of the transistor 12D is connected to the
第3工程:図7および図8を参照
本工程では、回路素子等が被覆されるように封止樹脂16を形成し、導電箔40を裏面から除去して各導電パターン11を分離する。更に、ブロック42をダイシングして個別の回路装置10を得る。
Third Step: See FIGS. 7 and 8 In this step, the sealing resin 16 is formed so as to cover the circuit elements and the like, and the conductive foils 40 are removed from the back surface to separate the
図7(A)を参照して、先ず、トランジスタ12D等の回路素子を被覆し、分離溝13および溝14に充填されるように封止樹脂16を形成する。 Referring to FIG. 7A, first, a sealing resin 16 is formed so as to cover circuit elements such as the transistor 12D and fill the separation groove 13 and the groove.
本工程では、図7(A)に示すように、封止樹脂16はトランジスタ12Dおよび複数の導電パターン11を完全に被覆する。更に、分離溝13および溝14にも封止樹脂16が充填される。分離溝13および溝14の側面はエッチングにより形成された湾曲形状と成っているので、封止樹脂16と強固に結合する。本工程は、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
In this step, as shown in FIG. 7A, the sealing resin 16 completely covers the transistor 12D and the plurality of
更に、本工程でトランスファーモールドする際に、図7(B)に示すように各ブロック42毎に1つの封止樹脂16で共通にモールドを行う。 Furthermore, when performing transfer molding in this step, as shown in FIG. 7B, the molding is performed in common with one sealing resin 16 for each block 42.
図7(C)を参照して、次に、上記した導電箔40を裏面からエッチングにより取り除いて、各導電パターン11を分離する。
Next, referring to FIG. 7C, the
具体的には、分離溝13に埋め込まれた封止樹脂16が下方に露出するまで、導電箔40の裏面を全面的にウェットエッチングする。本工程では、分離溝13の深さD1よりも、導電パターン11の厚みD3が薄くなるまで、導電箔40をエッチングしている。従って、分離溝13に充填された封止樹脂16は、導電パターン11の裏面から外部に露出する。このようにすることで、分離溝13の深さが不均一であっても、各導電パターン11を確実に分離することができる。例えば、分離溝の深さD1が60μm程度の場合は、導電パターン11の厚みD3が40μm程度に薄くなるように、導電箔40はオーバーエッチングされる。
Specifically, the entire back surface of the
更に、溝14は分離溝13よりも充分に浅く均一の深さに形成されるため、本工程のエッチングは、溝14には到達しない。例えば、溝14の深さは20μm以下であるので、溝14の深さに±10μm程度の偏差が生じても、導電パターン11の厚みを40μm残す本工程のエッチングは、溝14までは到達しない。従って、本形態では、溝14が形成された箇所にて導電パターン11が分離されてしまう問題が発生しない。
Further, since the
更にまた、上述した溝14の作用により、トランジスタ12Dの接合に用いられる接合材19は、導電パターン11の上面からの流出が防止されている。即ち、分離溝13には、導電性の接合材19は流入していない。従って、本工程のエッチングにより、分離溝13が設けられた箇所にて、各導電パターン11は確実に分離される。
Furthermore, the bonding material 19 used for bonding the transistor 12D is prevented from flowing out from the upper surface of the
上記工程が終了した後に、導電パターン11の裏面処理を行い、例えば図1に示す最終構造を得る。すなわち、封止樹脂16およびそこから露出する導電パターン11の裏面をレジスト18(図1参照)により被覆する。更に、導電パターン11の裏面を部分的にレジスト18から露出させて、半田等の導電材料から成る外部電極17(図1参照)を形成する。
After the above steps are completed, the back surface treatment of the
図8を参照して、次に、各ブロック42の封止樹脂16をダイシングすることにより、回路装置部45を個別に分離する。 Referring to FIG. 8, next, the circuit device portions 45 are individually separated by dicing the sealing resin 16 of each block 42.
本工程では、ブロック42を不図示のダイシング装置の載置台に真空で吸着させ、ダイシングブレード49で各回路装置部45間のダイシングライン(一点鎖線)に沿って封止樹脂16をダイシングし、個別の回路装置に分離する。 In this step, the block 42 is vacuum-adsorbed to a mounting table of a dicing device (not shown), and the sealing resin 16 is diced along dicing lines (one-dot chain lines) between the circuit device portions 45 with a dicing blade 49. The circuit device is separated.
上記の工程により、図1に構造を示す回路装置10が製造される。 Through the above steps, the circuit device 10 having the structure shown in FIG. 1 is manufactured.
10 回路装置
11 導電パターン
11A〜11F 導電パターン
12 回路素子
12A チップ素子
12B、12C ダイオード
12D トランジスタ
13 分離溝
14 溝
15 金属細線
16 封止樹脂
17 外部電極
18 レジスト
19 接合材
20 メッキ膜
21 角部
40 導電箔
41 レジスト
42 ブロック
43 スリット
44 インデックス孔
45 回路装置部
46 パターン
47 位置合わせマーク
48、49 開口部
50 ノズル
DESCRIPTION OF SYMBOLS 10
Claims (14)
接合材を介して前記導電パターンに固着される回路素子とを具備し、
前記接合材が塗布される領域を不完全に囲む溝を、前記導電パターンの主面に設けることを特徴とする回路装置。 A conductive pattern;
Comprising a circuit element fixed to the conductive pattern via a bonding material,
A circuit device, wherein a groove that incompletely surrounds a region to which the bonding material is applied is provided on a main surface of the conductive pattern.
前記接合材が塗布される領域を囲むことを特徴とする請求項1記載の回路装置。 By the plurality of grooves formed in a straight line,
The circuit device according to claim 1, wherein the circuit device surrounds a region to which the bonding material is applied.
前記半導体素子の裏面が前記接合材を介して前記導電パターンの主面に固着され、
前記半導体素子を囲むように矩形状に配置された前記溝が、角部に於いて不連続となることを特徴とする請求項1記載の回路装置。 The circuit element is a semiconductor element;
The back surface of the semiconductor element is fixed to the main surface of the conductive pattern through the bonding material,
2. The circuit device according to claim 1, wherein the grooves arranged in a rectangular shape so as to surround the semiconductor element are discontinuous at corners.
前記チップ素子の電極に接続する接合材が形成される領域を囲むように前記溝が形成されることを特徴とする請求項1記載の回路装置。 The circuit element is a chip element;
The circuit device according to claim 1, wherein the groove is formed so as to surround a region where a bonding material connected to the electrode of the chip element is formed.
前記接合材が塗布される領域の前記導電パターンを囲むように、前記導電パターンの主面に不連続に溝を形成することを特徴とする回路装置の製造方法。 In a method of manufacturing a circuit device comprising a step of fixing a circuit element to a conductive pattern through a bonding material,
A method of manufacturing a circuit device, wherein grooves are formed discontinuously on a main surface of the conductive pattern so as to surround the conductive pattern in a region to which the bonding material is applied.
前記分離溝を設ける工程では、前記接合材が塗布される領域を囲むように、前記分離溝よりも浅い溝を、前記導電箔の主面に不連続に形成することを特徴とする回路装置の製造方法。 A step of forming a conductive pattern in a convex shape by providing a separation groove on the main surface of the conductive foil; a step of fixing a circuit element through a bonding material applied to the conductive pattern; and filling the separation groove; Forming a sealing resin so as to cover the conductive pattern and the circuit element; and removing the conductive foil from the back surface until the sealing resin filled in the separation groove is exposed. Separating, and
In the step of providing the separation groove, a groove shallower than the separation groove is formed discontinuously on the main surface of the conductive foil so as to surround a region where the bonding material is applied. Production method.
前記溝が形成される前記第1開口部の幅は、前記分離溝が形成される第2分離溝の幅よりも狭いことを特徴とする請求項10記載の回路装置の製造方法。 The groove and the separation groove are simultaneously formed by wet etching using an etching mask provided with a first opening and a second opening,
11. The method of manufacturing a circuit device according to claim 10, wherein the width of the first opening in which the groove is formed is narrower than the width of the second separation groove in which the separation groove is formed.
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