KR20040025601A - 적층 가능 회로용 디지털 회로 제조 방법 및 디지털 회로시스템 - Google Patents
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Abstract
플렉서블 기판에 대한 엠보싱 방법(embossing methods)에 따라서 와플(210)로서 혁신적으로 패터닝되는 것에 의해, PIRM(Permanent Inexpensive, Rugged Memory) 교차점 어레이로서 알려진 디지털 메모리를 형성하는 회로 블록의 스택(stack)의 상호 접속에 특히 적합하게 되는 상호 접속 패드(interconnective pads)(110) 등의 디지털 회로에 대해 개시되어 있다.
Description
본 발명은 디지털 메모리의 전기적 상호 접속을 위한 도전성 패드(conductive pads) 등과 같은 회로를 제조하는 분야에 관한 것이다. 더 세부적으로, 본 발명은 플렉서블한 기판(flexible substrates) 상에 박막을 패터닝하는 엠보싱(emboss) 및 리프트 오프(lift off) 방법에 따라 제조된 대형 라인 도전성 패드의 제공에 관한 것이다.
롤 투 롤 생산 환경(roll-to-roll production environment)에서 플렉서블 플라스틱 웹 상에서 금속 및 반도체의 박막을 패터닝하는 것에 의해, 상호 접속 패드 및 디지털 메모리 등과 같은 소정 타입의 디지털 회로에 대한 대규모 생산을 위한 시도가 이뤄져왔다. 그러나, 이러한 회로의 플라스틱 웹 생산은 플렉서블 기판에 활용되는 실제적인 패터닝 방법의 고유한 결함 때문에 현재 어려움을 겪고 있다. 특히, 스크린 프린트 및 잉크젯, 포토리소그래피 및 레이저 융제(laser ablation) 등과 같은 현행의 패터닝 솔루션들은 각각 분해능(resolution) 또한/또는 처리량(throughput)이 부족하고, 또한 부수적 손상(collateral damage)을 유발할 수 있다. 특히, 스크린 프린트 또는 잉크젯 기반의 패터닝 기법은 상대적으로 낮은 작업량이 되게 하고, 균일한 표준의 분해능으로 넓은 범위의 재료를 패터닝하는 데 있어서 제한된 성능을 갖게 한다. 포토리소그래피, 레이저 융제 또는 그 외의 광학에 기반한 패터닝 방법은 비교적 낮은 작업량, 더 높은 자본 비용 및 플렉서블 기판 상에 낮은 분해능을 갖게 한다. 이는 이러한 광학 기반 기법에서의 분해능이에 비례하는 회절에 의해서 제한되기 때문이며, 여기에서 λ는 조명의 파장이고, NA는 촬상 시스템의 개구수(numerical aperture)이다. 촬상 시스템의 초점 심도(depth of field) 및 그에 따른 표면 불균일을 취급하는 그의 능력이에 의해서 제한된다면, 어느 지점에서 이러한 방법으로 플렉서블 기판 상의 작은 피쳐(features)를 분해하는 것이 어려워진다. 이는, 쳐크(chuck) 또는 기판 표면에 먼지 입자를 끌어당기지 않고, 또는 특히, 플렉서블 웹에서는 전형적인 표면 거칠기에 의해서 제공된 표면 불균일을 발생시키지 않으면서, 진공 또는 정전 쳐크로 플렉서블 기판을 클램핑(clamp)시키는 것이 어려운 일이기 때문이다.
엠보싱 및 리프트 오프 기법은, 플렉서블 기판 상에서 생산할 때, 비교적 높은 분해능과 높은 작업량을 갖는 저 비용의 회로 패터닝 방법을 제공할 수 있다. 엠보싱 및 리프트 오프 기법의 장점에도 불구하고, 정렬 적층 도중에 공차(tolerance) 조건의 제한이 보다 적다는 장점을 제공하는 대형 면적 상호 접속 패드를 필요로 하는 전자 장치의 생산에 있어서 수 개의 문제점들이 그의 활용도를 제한한다. PIRM(Permanent Inexpensive, Rugged Memory) 메모리 층 등과 같은 대형 영역 회로를 제조하는 엠보싱 및 리프트 오프 공정을 사용하기 위해서는, 적어도 50㎛의 반경을 갖는 전극의 단(end)에 종단 패드(termination pads)를 제공할 수 있어야 한다. 이러한 종단 패드는 다층 상호 접속을 위해서 필요하지만, 기본적인 엠보싱 및 리프트 오프 기법은 이 크기의 피쳐를 복제할 수 없다.
이와 같이, 소정의 디지털 소비자 장치(digital consumer devices) 내의 PIRM 타입의 메모리 등의 메모리 모듈에서 필요한 서로 다른 타입의 메모리 회로에 대해서 적절히 제공하기 위해서는, 대형 영역 종단 패드의 제조에서의 제한 없이 플렉서블 웹 시트 기판 상에 패터닝 할 때에 엠보싱 공정의 높은 해상도와 작업 처리량을 필요로 한다.
본 발명의 원리에 따르면, PIRM 교차점 메모리 어레이(cross-point memory arrays) 내의 적층 가능 회로(stackable circuitry)의 상호 접속을 위한 대형 라인 도전성 패드 등과 같은 메모리 모듈에서 사용하기 위한 서로 다른 타입의 디지털 회로를 생산하기 위한 기법을 제공한다.
특히, 본 발명은 플렉서블 기판에 대한 다양한 종래 기술의 패터닝 방법에서의 서로 다른 제한 및 와플 패드 엠보싱 프로세스(waffle pad embossing process)의 개념을 도입하는 것에 의해 종단 패드 등의 디지털 회로의 생산을 위한 종래 기술의 엠보싱의 단점을 극복한다. 본 발명의 일 형태는 적층 가능 PIRM 교차점 메모리 어레이의 종단 패드에서 행 및 열 전극을 생산하는 것을 제공한다. 이러한 전극의 제공은 종단 패드가, 지름이 100㎛를 초과하는 등의 대형 영역 패드인 경우에도, 패턴의 성공적인 리프트 오프를 위한 설계 규칙(design rule)을 개별적으로 만족시키는 전기적으로 접속된, 망상(crosshatched)의 상호 교차형 피쳐의 세트로 세분(subdivided)될 수 있게 한다. 본 발명의 와플 패터닝은, 종래에 있어서 대형 영역 회로를 생산하는 데 제한되었었던 서로 다른 여러 리소그래피 기법을 사용할 수 있게 한다. 또한, PIRM 모듈의 프로세스 복잡도(process complexity)는, 모듈 내의 플렉서블 기판에 대한 패터닝 방법으로서 엠보싱 및 리프트 오프("엠보싱(embossing)")를 사용하는 것에 의해서 상당히 낮아질 수 있다. 일 실시예에서, 도전성 패드는, 엠보싱 및 리프트 오프 기법의 높은 선명도(definition) 및 처리량이라는 종래의 장점을 제공하는 한편, 최대 크기 제한에 대한 문제와 관련된 엠보싱 및 리프트 기법의 종래의 제한을 모두 극복하는, 향상된 와플 구조 또는 패터닝에 따라서, 플라스틱 웹에 기반한 롤 투 롤 환경에서 생산될 수 있다.
그러므로, 본 발명은, 본 발명의 와플 패드 엠보싱 공정을 통해서, PIRM 교차점 메모리 어레이가, 전기적으로 연속적인 재료의 넓은 영역을 제공하는 경제적으로 제조되어, 고 해상도인 도전성 패드를 갖게 하는 것에 의해서, 임의의 주어진 층과 층을 연결하는 상호 접속에 있어서 정렬 공차를 허용하게 하는 필요성을 만족시킨다.
본 발명은, 그에 대한 바람직한 실시예의 설명과 본 명세서에 첨부된 도면을 참조하여, 오직 예시의 방법으로, 이하에서 보다 더 상세하게 설명한다.
도 1은 종래 기술에서의 디지털 메모리 시스템 내의 회로층 사이의 상호 접속용으로 활용되는 종단 패드(termination pad)의 화상도(pictorial diagram),
도 2는 본 발명에서의 디지털 메모리 시스템 내의 회로층 사이의 상호 접속용으로 활용되는 새로운 와플 패턴(waffle pattern) 타입 대형 영역 종단 패드의 예에 대한 화상도.
도면의 주요 부분에 대한 부호의 설명
110 : 종래의 도전성 패드210 : 새로운 도전성 패드
본 명세서에서 개시된 본 발명의 기법은 수 종류의 디지털 회로에 적용 가능하다. 예시적인 일 실시예로서, 디지털 회로를 제조하는 본 발명의 기법은, 본 기법을 디지털 회로의 한 종류인 대형 영역 라인 도전성 패드(large area line conductive pads)와 관련하여 설명할 것이다. 전형적으로 PIRM 교차점 메모리 어레이 내의 적층 가능 회로의 상호 접속용으로 사용되는 대형 영역 라인 도전성 패드는 서로 다른 리소그래피 방법에 따라서 생산될 수 있고, 바람직한 일실시예에서는, 그 개시 내용이 본 명세서에서 참고문헌으로 인용된, 미국 특허 출원 제 00000000 호(대리인 서류 제출 번호 제 10003812 호, 제목 : "Embossed MaskLithography")에 개시된 향상된 엠보싱 및 리프트 기법에 따라서, 플라스틱 웹에 기반한 롤 투 롤 환경에서 제조될 수 있다. 예시를 위한 이하의 설명에서, 특정한 전문 용어 및 특정한 구현 상세는, 본 발명의 충분한 이해를 제공하기 위해서 제시되었다. 그러나, 당업자라면, 본 발명을 실행하기 위해서 이러한 특정한 상세가 필수적으로 요구되지는 않는다는 것이 명백할 것이다.
대형 영역 도전성 패드는 현행 소비자 장치의 디지털 회로 환경 내에서 전형적으로 이용되고 있다. 이는, 디지털 카메라(정지 영상(still picture) 또한/또는 동영상(moving picture)), 디지털 뮤직 플레이어/레코더(예를 들면, MP3 플레이어), 개인용 휴대 단말기(PDAs), 이동 전화 등과 같은 여러 소비자 장치가, 현재 점차적으로 대용량의 디지털 데이터를 생성 또한/또는 활용하도록 구성되기 때문으로, 이들은 특히, 적층 가능 메모리 사이의 상호 접속에 있어서, 디지털 회로의 상호 접속을 필요로 한다. 특히, 정지 영상 또한/또는 동영상용의 휴대 디지털 카메라는 예를 들면, 이미지를 나타내는 대용량의 디지털 데이터를 생성하도록, 각 디지털 이미지가 수 메가바이트(MB)까지의 데이터 저장량을 요구할 수 있고, 이러한 저장량이 카메라에서 활용될 수 있어야 한다. 이와 같이, 본 디지털 소비자 장치는 대용량 디지털 데이터를 수용할 수 있는 특수화된(specialized) 저장 메모리를 필요로 하고, 필요한 메모리를 형성하기 위해서 상호 접속된 디지털 회로를 필요로 한다.
그러나, 이러한 타입의 데이터 저장 애플리케이션을 제공하기 위해서, 저장 메모리는, (1) 대략 10MB 내지 1기가바이트(GB)의 충분한 용량에 있어서 비교적 저렴한 비용이고, (2) 전력 소비가 낮고(예를 들면, ≪1와트), (3) 비교적 견고한(rugged) 물리적 특성을 가져서 휴대형 배터리 전력 구동 환경에 대처하고, (4) 짧은 액세스 시간(1밀리초 이하인 것이 이상적임) 및 적당한 전송 속도(예를 들면, 20Mb/s)를 갖는 것이 바람직하지만, PCMCIA 또는 컴팩트 플래시 카드(Compact Flash card) 등의 산업 표준 인터페이스 모듈로 팩키지화될 수 있어야 한다. 위에서 설명된 애플리케이션에서 광범위하게 활용되기에는 높은 비용과 비교적 낮은 용량을 갖는 등의 현행 산업 표준 FLASH 메모리의 한계점은 공지되어 있고, 이와 같은 최근의 진보는, 디지털 카메라 및 다른 휴대 장비용의 저 비용의 기록 저장(archival storage)에 있어서의 문제점을 처리한 PIRM(Portable Inexpensive Rugged Memory)으로 지칭되는 메모리 모듈의 타입을 제공한다. PIRM 메모리의 장점은, 위의 소비자 장치에서의 고용량 메모리의 요구(예를 들면, PCMCIA 또는 컴팩트 플래시(Compact Flash) 등의 산업 표준 인터페이스, 2000G 쇼크 내성, 낮은 전력 소모(≪1W), 짧은 액세스 시간(〈1㎳), 적당한 전송 속도(20Mb/s) 및 충분한 용량(10MB-1GB))에 적합하다. 추가적으로, PIRM 메모리 모듈은 실리콘 기판을 피하고, 면적 밀도(areal density)를 감소시키고, 프로세스 복잡도를 최소화하는 것에 의해서 더 낮은 비용으로 제공될 수 있다.
또한, PIRM 메모리 모듈은, 회로 또는 저장 장치의 복수의 상호 접속된 층을 단일 모듈 내에 위치시키는 것에 의해서, 주어진 인터페이스 카드 형성 인자에 있어서 더 높은 용량을 제공하는 재기록 불능 저장 장치(write once storage device)이다. 소정의 종단 패드가 없는 단일 전극은 층간 접속에 있어서 작은 도전 영역만을 제공하기 때문에, 이 층들은 전극의 단에 접속된 적어도 하나의 상호 접속 또는 종단 패드(도 1에 도시됨)를 사용하여 접속될 수 있다. 게다가, 이러한 상호 접속 패드는, 충분히 큰 전기적으로 연속적인 재료를 제공하여, 서로 다른 적층 가능 회로층을 정렬할 때, 합당한 정렬 공차를 허용하도록 일반적으로 적어도 100㎛의 지름(50㎛의 반지름)을 가질 필요가 있다. 이는 종래 기술의 해결책으로서는, 상호 접속 패드이건 다른 디지털 회로이건 간에, 대형의 전기적으로 연속적인 영역의 생성이 매우 비싸고 대규모로 제조될 필요가 있기 때문에 문제를 갖고 있다.
디지털 메모리 시스템의 적층된 회로에서의 도전성 패드
디지털 메모리 시스템에 있어서 PIRM 메모리 층을 제조할 때, 적층 가능 회로 내의 전극의 단에 상호 접속 또는 도전성 패드가 때때로 요구된다. 이는 전형적인 PIRM 메모리 모듈이 각각 교차점 메모리 어레이를 갖는 복수의 층으로 형성되기 때문이다. 다수의 층은 적층되어 단일 메모리 모듈을 형성할 수 있고, 이것으로 메모리 모듈이, 단일층 상에서 여러 복수의 데이터를 저장할 수 있는 저장 용량을 가질 수 있게 한다. 그러므로, PIRM 메모리 모듈의 형성은 메모리의 복수 개의 층의 상호 접속된 3차원 저장 모듈로 적층하는 것을 포함한다. 미국 특허 출원 번호 제 0000000 호(대리인 서류 제출 번호 제 10002367 호)는, 전체에 걸쳐 참조로서 PIRM 메모리 모듈 내의 향상된 적층가능 회로를 제공하는 데 포함되는 기법에 대해서 상세하게 서술하는 한편, 미국 특허 출원 번호 제 0000000 호(대리인 서류 제출 번호 제 10003477 호)는, 일반적으로 참조된 소비자 장치용 PIRM 기반의 디지털 메모리 시스템에 관하여 상세하게 서술한다. 이들 두 문서의 개시물은 본 명세서에서 참조 문서로서 명시적으로 인용되었다. 도전성 패드는 PIRM 메모리 모듈 내에서 확인되며, 적층 가능 회로 및 도전성 패드의 양자는 단순하고 저렴한 프로세싱을 사용하여 생산된다. 플렉서블 플라스틱 또는 금속 기판을 사용하는 것을 통해서, 층 상에서의 회로 제조에서 롤 투 롤 프로세싱이 가능해진다. 그에 따라 도전성 패드는 적층 가능 회로의 여러 층으로의 외부 접속을 형성하기 위해 기판 상에 형성된다. 복수의 층은 서로의 상부에 적층되고, 함께 라미네이트(laminated)된다. 다음으로, 메모리 모듈은, 메모리 모듈층의 에지에서 도전성 패드와 전기적 접속을 형성하는 외부 접속 트랙(external contact tracks)을 형성하고 패터닝하는 것으로 완성된다.
그러나, 적층할 때, 공차를 줄이기 위해서, 더 큰 영역의 회로가 요구된다. 이와 같이, 도전성 패드는, 복수의 층 사이에서의 상호 접속부를 제공하는 자신의 역할을 효과적으로 수행하기 위해서, 적어도 50㎛의 반경을 가져야 한다. 보다 구체적으로, 메모리 모듈 내의 층 사이에서 상호 접속부의 더 쉬운 정렬을 가능하게 하도록, 도전성 패드(예를 들면 도 1의 참조부호(110))를 비교적 넓게 하는 것(수백 마이크론의 폭의 범위 내에서)이 바람직하다. 그러나, 앞서 언급한 바와 같이, 다양한 종래 기술의 엠보싱 공정(리프트 오프 단계를 포함하건 리프트 오프 이외의 단계를 포함하건 간에)에서는, 최대 피쳐 크기의 제한이나, 센서, 캐패시터 및 상호 접속 패드를 제조할 때 발생될 수 있는 엠보싱된 영역의 폭에 대한 제한이 존재했다.
예를 들면, 그 사양서가 본 명세서에서 참조 문서로 인용된 미국 특허 출원 번호 제 0000000 호(대리인 서류 제출 번호 제 100019855 호)에서 개시된 것과 같이, 리프트 오프 이외에 기반한 공정에서는, "모세관(capillary)" 현상으로 인해서, 도포된 폴리머가 작은(좁은) 피쳐 영역으로 빨려 들어가는 것에 의해서 폴리머가 필요한 큰 피쳐 영역을 결핍되게 하기 때문에 큰 피쳐와 작은 피쳐를 갖는 패턴을 엠보싱하는 것은 어려운 일이다. 이러한 균일하지 않은 폴리머 침전(settlement)의 실제적인 결과는, 더 작은(더 좁은) 영역이, 더 넓은 영역에 비해서 더 높은 폴리머 프로파일을 가질 수 있다는 것이다. 이와 유사하게, 리프트 오프에 기반한 프로세스에서, 큰 피쳐(예를 들면, 넓은 영역)를 갖는 패턴을 엠보싱하는 것은, 전형적으로 리프트 오프 단계에서 사용되는 압력에 민감한 접착제가 피크(peaks)뿐만 아니라 트렌치(trenches)에도 또한 밀려들어갈 수 있는 것으로 인해, 의도하지 않게 트렌치 바닥으로부터 원하는 증착물을 접착하고 제거해버릴 수 있기 때문에 문제점을 갖고 있다. 상이한 엠보싱 공정에서 설명된 최대 피쳐 크기 제한이 주어진 경우, 리프트 오프에 기반하건 리프트 오프 이외에 기반하건 간에, 모든 여러 가지의 엠보싱 프로세스에 대해 본 발명의 와플링(waffling)의 개념을 적용할 필요가 있다.
본 발명의 기법은 대형 도전성 패드를, 성공적인 리프트 오프를 위한 설계 규칙뿐만 아니라 리프트 오프 이외의 엠보싱 기법에서의 균일한 폴리머 침강 조건의 모두를 각각 만족시키는 망상의 교차형 피쳐의 세트로 세분하는 것에 의해서, 알려진 엠보싱 기법에 있어서 앞서 언급된 제한에 대처한다. 세분은, 위에서 설명된 모세관 작용과 휨 작용(sagging actions)에 영향을 미치는 인자에 기반하여 허용 가능한 폭을 설정하는 것에 의해서 최대화될 수 있다. 이러한 현상 자체가 나타나는 폭은 본 기술 분야에서 공지되어 있으나, 일반적으로 수 개의 인자에 의존한다. 리프트 오프에 기반한 엠보싱에서, 세분을 특징짓는 이상적인 폭은 적어도 다음의 인자에 의존하는데, 그 인자는 (1) 기판(들)의 두께 및 그에 따른 컴플라이언스(compliance) 및 (2) 적층 피쳐(layering feature)의 깊이에 대한 폭의 종횡비(aspect ratio)이고, 일반적으로 말하면, 종횡비의 폭에 비교하면, 종횡비의 깊이를 더 크게 하는 것이, 휨에 의한 문제를 최소로 발생시킨다. 리프트 오프 이외에 기반한 엠보싱에서, 세분을 특징짓는 이상적인 폭은 적어도 다음의 인자들에 기반하며, 그 인자는, 모세관 작용의 속도 및 성향에 영향을 미치는 (1) 액화 폴리머의 점성(viscosity) 및 (2) 깊이에 대한 폭의 종횡비이다.
그러므로, 위의 문제점들을 극복하기 위해서, 그 영역을 선택적으로 패터닝한다. 어떠한 실시예에서도, 이 선택적인 패터닝은 도전성 영역의 규칙적 또는 불규칙적 어레이 중의 어느 하나를 제공한다. 바람직한 실시예에서, 규칙적인 어레이는, 위의 인자들로부터 설정된 바와 같이, 규칙적인 어레이는, 요구되는 폭에 따라 전체 엠보싱된 영역을 세분하도록 망상 구조로서 패터닝된다. 그러면 바람직한 결과 패턴은 와플과 유사하고, 그에 따라서, 큰 영역의 전기적으로 연속적인 재료를 가지는 필요성을 만족시켜서, 층과 층을 연결하는 상호 접속 도중에 합당한 정렬 공차를 허용하게 한다. 추가적으로, 이 와플 패턴은 또한 더 큰 도전체 영역을 제공하여, 종단 패드 또는 도전성 패드가 없는 단일 전극과 비교할 때, 층과 층을연결하는 상호 접속 프로세스의 수율을 향상시킬 수 있다. 예시적인 일실시예로써, 각각의 도전체는, 말하자면, 대체로 1-3㎛ 범위의 폭(도전체와 동일한 폭 치수를 갖는 각각의 도전체 사이에 갭(gaps) 또는 트렌치를 가짐)을 갖는 한편, 바람직한 도전성 패드 폭 또는 지름은, 최소 폭 또는 지름이 100㎛인 수백 마이크론 단위일 수 있다. 이와 같이 구성되면, 본 발명의 와플 패턴은, 대형 라인 도전성 패드의 웹 프로세싱의 기술 분야에서 알려진 직선 엠보싱 및 리프트 기법 고유의, 앞서 설명된 모든 문제점들을 회피할 수 있다.
다음으로, 도 2에 도시된 본 발명의 도전성 패드(들)(210)는, 직선(한 층) 와플 패턴 엠보싱에 따라서 형성되거나, 각각의 층상 그룹핑(layered grouping)이, 다른 층상 그룹핑과 실질적으로 직교하도록 교차된 일련의 실질적으로 평행한 도전체를 갖는 2개의 층상 그룹핑으로 형성될 수 있다. 물론, 본 발명은, 실질적으로 와플 형상의 패턴은 아니지만 그럼에도 전기적으로 연속적인, 불규칙한 어레이의 패터닝에 의한 도전성 패드의 제공도 의도하고 있다. 와플에 기반한 패터닝만큼 효율적이지는 않지만, 이러한 전기적으로 연속적인 패턴은, 말하자면, 접착제가 트렌치의 바닥에서 도전성 재료를 제거하는 것을 방지하기 위한 비 도전성 필라(non-conductive pillars)를 제공하는 것에 의해 와플 형태가 아닌 엠보싱 및 리프트 오프 프로세스의 제한의 일부를 극복할 수 있을 것이다.
본 발명의 바람직한 실시예에 대한 이전의 세부적인 설명은 예시적인 것으로만 제시되었을 뿐이며, 본 발명의 범주를 벗어나지 않는 한도 내에서, 설명된 회로, 구조물, 배열 및 프로세스에 대한 여러 변경이 이루어질 수 있을 것이다. 그러나, 도전성 패드의 구조는 또한 본 발명의 원리를 유지하면서 여러 가능한 변경을 가질 수 있다는 것을 용이하게 인식할 수 있을 것이다. 설명된 실시예에서, 원형의 패드는, 앞서 설명된 리프트 오프 규정을 만족시키는 변동 개수의 도전체를 갖는 다른 형태일 수 있다.
본 발명의 원리는, 첨부된 청구항에서 정의된 바와 같은 본 발명의 범주를 벗어나지 않으면서, 본 명세서에서 설명된 회로, 구조물, 배열 및 프로세스에 대한 여러 다른 변경에 적용될 수 있다는 것이 당업자들에게는 명백할 것이다.
본 발명에 의하면, PIRM 교차점 메모리 어레이(cross-point memory arrays) 내의 적층 가능 회로(stackable circuitry)의 상호 접속을 위한 대형 라인 도전성 패드 등과 같은 메모리 모듈에서 사용하기 위한 서로 다른 타입의 디지털 회로를 생산하기 위한 기법을 제공한다.
Claims (7)
- 플렉서블 기판의 표면에 적어도 하나의 필름을 코팅하는 단계와,상기 플렉서블 기판 상의 상기 필름에 폴리머를 코팅하는 것에 의해서, 적어도 하나의 상부면과 하부면을 갖는 제 1 층상 그룹핑(layered grouping)을 형성-상기 하부면은 상기 플렉서블 기판과 실질적으로 접촉되어 있음-하는 단계와,리소그래피 방법에 의해서, 실질적으로 전기적으로 연속하는 선택적으로 패터닝된 영역 내에 적어도 하나의 제 1 층상 그룹핑을 패터닝하는 단계를 포함하는 적층 가능 회로용 디지털 회로 제조 방법.
- 제 1 항에 있어서,상기 패터닝하는 단계는, 실질적으로 와플 형상의 패턴(waffle shaped pattern)(210)과 유사하도록 실질적인 전기적으로 연속성의 선택적으로 패터닝된 영역 내에서 상기 적어도 하나의 제 1 층상 그룹핑을 패터닝하는 단계를 더 포함하는 적층 가능 회로용 디지털 회로 제조 방법.
- 제 2 항에 있어서,상기 방법은 엠보싱(emboss) 및 리스트 오프(lift off) 프로세스를 활용하고,상기 프로세스는,상기 상부면을 통해서 복수의 실질적으로 연장되고 평행한 함몰부(depressions)를 갖는 상기 적어도 하나의 제 1 층상 그룹핑을 형성하는 것에 의해서, 상기 실질적인 와플 형태의 패턴에 대한 상기 패터닝을 수행하는 단계와,실질적으로 상기 제 1 층상 그룹핑의 코팅 및 패터닝 단계에 따라 제 2 층상 그룹핑을 제공하는 단계와,상기 제 2 층상 그룹핑을 상기 제 1 층상 그룹핑의 상기 상부면 상에 도포하는 것에 의해, 상기 복수의 실질적으로 연장되고 평행한, 상기 제 2 층상 그룹핑의 함몰부가, 상기 복수의 실질적으로 연장되고 평행한, 상기 제 1 층상 그룹핑의 함몰부와 실질적으로 직교하여 병치(juxtaposition)되는 단계를 더 포함하는 적층 가능 회로용 디지털 회로 제조 방법.
- 제 3 항에 있어서,상기 방법은 엠보싱 및 리프트 오프 프로세스를 활용하고,상기 프로세스는,적어도 하나의 필름으로 플렉서블 기판의 표면을 코팅하는 단계와,상기 플렉서블 기판 상의 상기 필름을 폴리머로 코팅하는 것에 의해서 상부면과 하부면을 갖는 제 1 층상 그룹핑을 형성-상기 바닥면은 상기 플렉서블 기판과 실직적으로 접촉되어 있음-하는 단계와,상기 폴리머 상에 트렌치 부분을 갖는 복수의 함몰부를 엠보싱하는 단계와,상기 제 1 층상 그룹핑 내의 상기 함몰부의 트렌치 부분과 실질적으로 접촉하는 상기 기판의 상기 표면으로 통하는 상기 복수의 함몰부를 포함하는 영역을 에칭하는 것에 의해서 상기 제 1 층상 그룹핑을 패터닝하는 단계와,상기 제 1 층상 그룹핑의 상기 상부면에 접착층(adhesive layer)을 도포하는 단계와,상기 바닥면에서 실질적으로 평평한 표면을 드러내도록 상기 제 1 층상 그룹핑의 상기 바닥면으로부터 상기 기판을 박리(peeling off)시키는 단계와,실질적으로, 상기 제 1 층상 그룹핑의 상기 코팅, 형성, 엠보싱 및 패터닝 단계에 따라서 제 2 층상 그룹핑을 제공하는 단계와,실질적으로 직교하는 병치(juxtaposition)로 상기 제 1 층상 그룹핑의 상기 상부면 상에 상기 제 2 층상 그룹핑을 인가하는 단계를 더 포함하는 적층 가능 회로용 디지털 회로 제조 방법.
- 단일 패키지(package) 내에서 상호 접속을 갖도록 적층된 복수의 적층 가능 교차점 메모리 어레이(stackable cross-point memory arrays)를 갖는 메모리 모듈과,패터닝된 와플 구조(waffle structure)를 통해서 상기 적층된 교차점 메모리 어레이의 상기 상호 접속을 제공하기 위해 적용된 복수의 도전성 패드를 포함하는 디지털 회로 시스템.
- 제 5 항에 있어서,상기 도전성 패드의 상기 패터닝된 와플 구조는 적어도 2개의 별도로 패터닝되어, 실질적으로 동일한 평면 방향에서, 실질적으로 직교하는 병치로 함께 결합된 층화 재료의 그룹핑으로 형성되는 디지털 회로 시스템.
- 제 6 항에 있어서,상기 적어도 2개의 별도로 패터닝된 층화 재료의 그룹핑은 플렉서블 기판 상에 적어도 하나의 박막을 도포하는 것으로 형성되는 디지털 회로 시스템.
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