KR20040022859A - 반도체 메모리 장치 - Google Patents

Abstract

리드 데이터가 보다 고속으로 출력되도록 하기 위한 입출력라인 프리차아지 강화부를 구비한 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 워드라인 선택신호에 응답하여 메모리 셀내에 저장된 데이터를 비트라인 쌍에 디벨롭되게 하고, 컬럼 선택라인 신호가 인에이블 될 때 상기 비트라인 쌍의 데이터를 입출력 라인페어에 전달하게 되는 구조를 갖는 메모리 셀 어레이 블록들을 포함하는 메모리 셀 어레이부와; 입출력 라인페어에 연결되며 인에이블 신호에 응답하여 상기 입출력 라인페어를 동일한 전압레벨로 프리차아지 하기 위한 부하 트랜지스터부와; 상기 부하트랜지스터부의 후단에서 상기 입출력 라인페어와 입출력 센스앰프부간에 연결되고 전송제어신호 응답하여 상기 입출력 라인페어에 디벨롭된 데이터를 상기 입출력 센스앰프부로 전송하는 전송 트랜지스터부와; 상기 부하 트랜지스터부의 전단에서 상기 입출력 라인페어에 연결되며 상기 컬럼 선택라인 신호의 디스에이블 구간에서 인가되는 제어신호에 응답하여 상기 부하 트랜지스터부에 의해 수행되는 상기 프리차아지 동작을 스피드 업 하기 위한 전압을 공급하는 입출력라인 프리차아지 강화부를 구비한다.

Description

반도체 메모리 장치 {semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속으로 데이터를 출력하기 위한 스킴을 갖는 휘발성 반도체 메모리 장치에 관한 것이다.

디램등과 같은 휘발성 반도체 메모리 장치는 고집적화 및 동작의 고속화가 항상 요구되어진다. 그러한 고속화 스킴(scheme)중의 하나로서, 컬럼 출력경로(path)를 고속화하기 위해 출력단에 복수의 레지스터를 채용하는 웨이브 파이프라인 구조 등과 같은 파이프라인 구조가 흔히 적용되어진다.

도 1은 종래기술에 따른 반도체 메모리 장치의 출력관련 블록도이다. 컬럼선택라인(CSLi)이 인에이블 되면 메모리 셀 어레이 블록들(10,11)중 선택된 블록내의 비트라인 페어에 디벨롭 되어 있던 메모리 셀 데이터가 입출력 라인 페어(IOi,IOiB)에 전달된다. 이 때, 상기 입출력 라인 페어(IOi,IOiB)는 부하 트랜지스터들(P1-P4)로 이루어진 부하 트랜지스터부(20)에 의해 서로 동일한 전압레벨로 이미 프리차아지된 상태이다. 즉, 상기 부하 트랜지스터부(20)는 상기 입출력 라인페어(IOi,IOiB)에 연결되고, 도 2와 같은 타이밍으로서 인가되는 인에이블 신호(PDT)에 응답하여 상기 입출력 라인페어(IOi,IOiB)를 동일한 전압레벨로 프리차아지 하는 것이다.

그러한 프리차아지 상태에서 상기 메모리 셀 데이터가 입출력 라인 페어(IOi,IOiB)에 전달되면 그 전달된 레벨 차에 기인하여 입출력 라인 페어(IOi,IOiB) 사이의 전압레벨이 서로에 대하여 차별화되고, 이 때 전송 트랜지스터부(30)가 동작하여 입출력 센스앰프부(40,41)에 차별화된 데이터가 전달된다. 상기 입출력 센스앰프부(40,41)는 스몰 스윙을 갖는 데이터를 풀 스윙을 갖는 데이터로 증폭하여 내부 데이터 패스의 파이프 라인으로 제공한다. 여기서, 상기 전송 트랜지스터부(30)는 상기 부하 트랜지스터부(20)의 후단에서 상기 입출력 라인페어(IOi,IOiB)와 입출력 센스앰프부(40,41)간에 연결되고 도 2와 같은 타이밍으로서 인가되는 전송제어신호(PWRD)응답하여 상기 입출력 라인페어(IOi,IOiB)에 디벨롭된 데이터를 상기 입출력 센스앰프부(40,41)로 전송하는 역할을 하기 위해, 복수의 전송 트랜지스터들(P5-P8)을 구비한다.

상기한 동작을 도 2의 타이밍도를 참조하여 설명한다. 도 2를 참조하면, 컬럼 선택 라인(CSL)신호가 클럭(CLK)의 매 라이징 에지에 응답하여 발생되는 데 이를 버스트(burst) 리드 동작이라고 한다. 이러한 동작 모우드에서는 데이터가 상기 입출력 라인 페어를 통하여 시퀀셜 하게 상기 입출력 센스앰프부(40,41)로 제공된다. 상기 버스트 리드 동작에서, 상기 컬럼 선택 라인(CSL)신호가 디세이블 되면, 상기 메모리 셀 데이터가 입출력 라인 페어(IOi,IOiB)에 더 이상 전달되지 않으므로, 상기 부하 트랜지스터부(20)에 의해 서로 동일한 내부 전원전압레벨로 유지되기 시작한다. 이 때 다시 또 다른 컬럼 선택 라인(CSL)가 인에이블 되면, 다음의 데이터가 상기 입출력 라인 페어(IOi,IOiB)에 인가되고, 이전의 데이터는 반전되어 상기 입출력 센스앰프부(40,41)로 인가된다. 따라서, 첫 번째 이후 데이터의 경우에 그 직전의 데이터를 반전하여 디벨롭하기 때문에 데이터 전달의 속도가 느려진다. 결국, 프리차아지 동작을 보다 빠르게 완료시키면 그 직전의 데이터를 반전하여 디벨롭 하는 속도가 빠르게 됨을 알 수 있다. 상기한 프리차아지 동작의 속도는 결국, 상기 부하 트랜지스터부(20)의 구동능력에 의존한다.

상기한 바와 같이 종래에는 프리차아지 동작의 시간을 보다 빠르게 하는 것이 제한되었으므로 입출력 센스앰프로의 데이터 전달 속도가 느려 데이터의 고속 출력동작의 구현이 어려운 문제점이 있었다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 프리차아지 동작을 보다 고속으로 하여 데이터가 고속으로 출력되도록 할 수 있는 반도체 메모리 장치를 제공함에 있다.

상기한 목적들의 일부를 달성하기 위한 본 발명의 일 양상(aspect)에 따른 반도체 메모리 장치는, 워드라인 선택신호에 응답하여 메모리 셀내에 저장된 데이터를 비트라인 쌍에 디벨롭되게 하고, 컬럼 선택라인 신호가 인에이블 될 때 상기 비트라인 쌍의 데이터를 입출력 라인페어에 전달하게 되는 구조를 갖는 메모리 셀 어레이 블록들을 포함하는 메모리 셀 어레이부와; 입출력 라인페어에 연결되며 인에이블 신호에 응답하여 상기 입출력 라인페어를 동일한 전압레벨로 프리차아지 하기 위한 부하 트랜지스터부와; 상기 부하트랜지스터부의 후단에서 상기 입출력 라인페어와 입출력 센스앰프부간에 연결되고 전송제어신호 응답하여 상기 입출력 라인페어에 디벨롭된 데이터를 상기 입출력 센스앰프부로 전송하는 전송 트랜지스터부와; 상기 부하 트랜지스터부의 전단에서 상기 입출력 라인페어에 연결되며 상기 컬럼 선택라인 신호의 디스에이블 구간에서 인가되는 제어신호에 응답하여 상기 부하 트랜지스터부에 의해 수행되는 상기 프리차아지 동작을 스피드 업 하기 위한 전압을 공급하는 입출력라인 프리차아지 강화부를 구비한다.

도 1은 종래기술에 따른 반도체 메모리 장치의 출력관련 블록도

도 2는 도 1에 따른 동작 타이밍도

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 출력관련 블록도

도 4는 도 3에 따른 동작 타이밍도

이하에서는 본 발명의 실시 예에 따른 반도체 메모리 장치에 대한 바람직한 실시 예들이 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 출력관련 블록도로서, 워드라인 선택신호에 응답하여 메모리 셀내에 저장된 데이터를 비트라인 쌍에 디벨롭되게 하고, 컬럼 선택라인 신호가 인에이블 될 때 상기 비트라인 쌍의 데이터를 입출력 라인페어에 전달하게 되는 구조를 갖는 메모리 셀 어레이 블록들(10,11)을 포함하는 메모리 셀 어레이부를 구비한다. 또한, 도 3의 반도체 메모리 장치는, 입출력 라인페어(IOi,IOiB)에 연결되며 인에이블 신호(PDT)에 응답하여 상기 입출력 라인페어(IOi,IOiB)를 동일한 전압레벨로 프리차아지 하기 위한 부하 트랜지스터부(20)와, 상기 부하 트랜지스터부(20)의 후단에서 상기 입출력 라인페어(IOi,IOiB)와 입출력 센스앰프부(40,41)간에 연결되고 전송제어신호(PWRD)에 응답하여 상기 입출력 라인페어 (IOi,IOiB)에 디벨롭된 데이터를 상기 입출력 센스앰프부로 전송하는 전송 트랜지스터부(30)를 종래와 같이 구비한다. 중요하게도, 본 발명에서는 상기 부하 트랜지스터부(20)의 전단에서 상기 입출력 라인페어(IOi,IOiB)에 연결되며 상기 컬럼 선택라인(CSL) 신호의 디스에이블 구간에서 인가되는 제어신호(PBURST)에 응답하여 상기 부하 트랜지스터부(20)에 의해 수행되는 상기 프리차아지 동작을 스피드 업(speed-up) 하기 위한 전압을 공급하는 입출력라인 프리차아지 강화부(50)를 더 구비한다.

도 4는 도 3에 따른 동작 타이밍도이다.

도 3 및 도 4를 참조하면, 동작을 설명하면 다음과 같다. 리드 데이터가 보다 고속으로 출력되도록 하기 위하여 상기 입출력라인 프리차아지 강화부(50)는 상기 컬럼 선택라인(CSL) 신호의 디스에이블 구간(로우 구간)에서 인가되는 제어신호(PBURST)에 응답하여 상기 부하 트랜지스터부(20)에 의해 수행되는 상기 프리차아지 동작을 스피드 업(speed-up) 하기 위한 전압을 공급한다. 상기 전압의 공급은 상기 입출력라인 프리차아지 강화부(50)내의 복수의 피형 모오스 트랜지스터들(P1-P4)의 턴온 동작에 의해 구체적으로 수행된다.

상기한 입출력라인 프리차아지 강화부(50)의 작용에 의해, 버스트 리드 동작에서, 상기 컬럼 선택 라인(CSL)신호가 디세이블 되면, 상기 부하 트랜지스터부(20)에 의해 서로 동일한 내부 전원전압레벨로 유지되기 시작하는 타임이 보다 빠르게 된다. 따라서, 이후에 또 다른 컬럼 선택 라인(CSL)가 인에이블 되면, 다음의 데이터가 상기 입출력 라인 페어(IOi,IOiB)에 인가되고, 이전의 데이터는 반전되어 상기 입출력 센스앰프부(40,41)로 인가되는 속도가 빠르게 된다. 결국, 첫 번째 이후 데이터의 경우에 그 직전의 데이터를 반전하여 디벨롭하는 속도가 빠르기 때문에 데이터 전달의 속도가 그만큼 빠르게 된다. 상기한 본 발명에서는 프리차아지 동작의 속도를 결정하는 상기 부하 트랜지스터부(20)의 구동능력을 강화하여 데이터의 출력동작을 보다 고속으로 구현한다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 회로의 세부적 연결구조를 변경할 수 있음은 물론이다.

상기한 바와 같이, 본 발명의 반도체 메모리 장치에 따르면, 부하 트랜지스터부에 의해 수행되는 프리차아지 동작을 스피드 업하여 리드 데이터가 보다 고속으로 출력되도록 하는 효과가 있다.

Claims (2)

1. 반도체 메모리 장치에 있어서:

   워드라인 선택신호에 응답하여 메모리 셀내에 저장된 데이터를 비트라인 쌍에 디벨롭되게 하고, 컬럼 선택라인 신호가 인에이블 될 때 상기 비트라인 쌍의 데이터를 입출력 라인페어에 전달하게 되는 구조를 갖는 메모리 셀 어레이 블록들을 포함하는 메모리 셀 어레이부와;

   입출력 라인페어에 연결되며 인에이블 신호에 응답하여 상기 입출력 라인페어를 동일한 전압레벨로 프리차아지 하기 위한 부하 트랜지스터부와;

   상기 부하트랜지스터부의 후단에서 상기 입출력 라인페어와 입출력 센스앰프부간에 연결되고 전송제어신호 응답하여 상기 입출력 라인페어에 디벨롭된 데이터를 상기 입출력 센스앰프부로 전송하는 전송 트랜지스터부와;

   상기 부하 트랜지스터부의 전단에서 상기 입출력 라인페어에 연결되며 상기 컬럼 선택라인 신호의 디스에이블 구간에서 인가되는 제어신호에 응답하여 상기 부하 트랜지스터부에 의해 수행되는 상기 프리차아지 동작을 스피드 업 하기 위한 전압을 공급하는 입출력라인 프리차아지 강화부를 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제어신호는 상기 컬럼 선택라인 신호의 디스에이블 구간보다 짧은 구간에 로우 레벨로 인가되는 버스트 신호 관련 펄스임을 특징으로 하는 반도체 메모리 장치.