KR20040020241A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 캐패시터 형성방법을 개시하며, 개시된 본 발명의 캐패시터 형성방법은, 소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계와, 상기 층간절연막 내에 기판의 소정 부분과 콘택되는 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 포함한 층간절연막 상에 희생산화막을 증착하는 단계와, 상기 희생산화막을 식각하여 상기 콘택 플러그 및 그 인접 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 표면 및 희생산화막 상에 제1폴리실리콘막을 증착하는 단계와, 상기 희생산화막 상에 증착된 제1폴리실리콘막 부분을 제거하는 단계와, 상기 희생산화막을 제거하여 폴리실리콘 재질의 하부전극을 형성하는 단계와, 상기 하부전극 표면을 질화 처리하는 단계와, 상기 질화 처리된 하부전극 상에 유전체막으로서 YON 박막을 증착하는 단계와, 상기 YON 박막이 증착된 기판 결과물을 열처리하는 단계와, 상기 열처리된 YON 박막 상에 베리어막으로서 TiN막을 증착하는 단계와, 상기 TiN막 상에 상부전극용 제2폴리실리콘막을 증착하는 단계와, 상기 상부전극이 형성되도록 제2폴리실리콘막과 TiN막 및 YON 박막을 패터닝하는 단계를 포함한다. 본 발명에 따르면, 유전체막의 재료로 25 정도의 고유전율을 갖는 YON막을 이용함으로써, 소자의 고집적화에 부합하여 안정적인 소자 동작에 필요한 충전용량을 용이하게 확보할 수 있다.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, 안정된 소자 동작을 유지하는데 필요한 충전용량을 확보하기 위한 방법에 관한 것이다.

반도체 소자의 고집적화가 진행되면서 셀 크기가 감소되고 있음은 주지의 사실이다. 그런데, 셀 크기의 감소는 캐패시터 면적 감소를 수반하고, 상기 캐패시터 면적 감소는 충전용량의 감소로 이어지는 바, 기존의 캐패시터 구조로는 소자 동작 특성을 일정하게 유지하는데 필요한 충전용량 확보에 어려움을 겪고 있다.

이에, 현재 양산 중인 고집적 소자는 셀 동작에 필요한 일정량 이상의 충전용량의 확보를 위해 전하 저장 전극을 다양한 3차원 구조로 형성하거나, 유전체막의 재료로 고유전율 물질을 이용하거나, 또는, 유전체막을 최대한 얇은 두께로 형성하고 있다. 이것은 캐패시터의 충전용량이 전극 표면적 및 유전체막의 유전율에 비례하고, 상,하부전극들간의 간격, 즉, 유전체막의 두께에 반비례하는 것에 근거한 것이다.

예컨데, 실린더(Cylinder), 오목(Concave) 및 핀(Pin) 구조 등 3차원 구조의 하부전극은 전극 표면적의 확대를 통한 충전용량의 증대를 꾀한 것이고, Ta₂O₅및 BST 등의 유전체막은 고유전율 물질을 이용한 충전용량의 증대를 꾀한 것이며, 그리고, 박막의 ONO막(산화막/질화막/산화막)은 유전체막의 두께 감소를 통한 충전용량의 증대를 꾀한 것이다.

여기서, 상기 유전체막의 두께를 감소시키는 방식은 그 한계가 있으므로, 충전용량을 증대시키기 위한 최근의 노력은 전극 표면적을 확대시키거나 고유전율의 유전체막을 개발하는 쪽으로 진행되고 있으며, 특히, 상기 전극 표면적의 확대 또한 공정상의 여러가지 어려움을 나타내고 있는 바, 새로운 고유전 물질에 대한 다각적인 연구가 활발하게 진행되고 있는 실정이다.

그러나, 충전용량의 증대를 위해 제안된 Ta₂O₅및 BST와 같은 고유전 물질은, 물질 특성상 그 형성이 까다롭기 때문에 캐패시터의 신뢰성 저하를 초래하는 등, 아직까지 해결되어야 할 많은 문제점을 안고 있으며, 그래서, 그 이용이 곤란하므로, 종래 기술로는 셀 동작에 필요한 일정량 이상의 충전용량 확보에 어려움이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 안정된 소자 동작에 필요한 충전용량을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 반도체 기판 2 : 비트라인

3 : 층간절연막 4 : 질화막

5 : 제1콘택홀 6 : 콘택 플러그

7 : 희생산화막 8 : 제2콘택홀

9 : 폴리실리콘막 10 : 하부전극

11 : YON 박막 12 : TiN막

13 : 상부전극 20 : 캐패시터

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계; 상기 층간절연막 내에 기판의 소정 부분과 콘택되는 콘택 플러그를 형성하는 단계; 상기 콘택 플러그를 포함한 층간절연막 상에 희생산화막을 증착하는 단계; 상기 희생산화막을 식각하여 상기 콘택 플러그 및 그 인접 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 희생산화막 상에 제1폴리실리콘막을 증착하는 단계; 상기 희생산화막 상에 증착된 제1폴리실리콘막 부분을 제거하는 단계; 상기 희생산화막을 제거하여 폴리실리콘 재질의 하부전극을 형성하는 단계; 상기 하부전극 표면을 질화 처리하는 단계; 상기 질화 처리된 하부전극 상에 유전체막으로서 YON 박막을 증착하는 단계; 상기 YON 박막이 증착된 기판 결과물을 열처리하는 단계; 상기 열처리된 YON 박막 상에베리어막으로서 TiN막을 증착하는 단계; 상기 TiN막 상에 상부전극용 제2폴리실리콘막을 증착하는 단계; 및 상기 상부전극이 형성되도록 제2폴리실리콘막과 TiN막 및 YON 박막을 패터닝하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

여기서, 상기 제1폴리실리콘막은 500∼550℃의 온도 및 0.5∼1torr의 압력 하에서 800∼1200sccm의 SiH₄가스를 흘려주어 증착하며, 100∼300Å은 도핑된 폴리실리콘막으로 증착하면서 100∼500Å은 비도핑된 폴리실리콘막으로 증착하고, 상기 도핑된 폴리실리콘막의 증착시에는 150∼250sccm의 PH₃가스를 추가로 흘려준다.

상기 하부전극 표면을 질화 처리하는 단계는 NH₃플라즈마 처리로 수행하며, 상기 NH₃플라즈마 처리는 기판 온도를 300∼500℃, 챔버내의 압력을 0.1∼1.2torr, NH₃가스의 양을 10∼500sccm, RF 파워를 10∼500W로 하는 조건하에서 10∼60초 동안 수행한다.

상기 YON 박막을 증착하는 단계는 PECVD 공정, ALD 공정 또는 ICE 공정으로 수행하며, 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건하에서 챔버 내에 이트륨(Yttrium) 가스를 소정 양만큼 흘려주면서 반응가스인 NH₃가스 및 O₂가스를 각각 10∼100sccm 정도 흘려주어 10∼100Å의 두께로 증착한다.

상기 YON 박막이 증착된 결과물을 열처리하는 단계는 상기 YON 박막 내의 질소(N₂) 함량 증가를 위한 1단계 열처리와 상기 YON 박막 내의 탄소(C) 및 불순물을 제거하면서 증가된 질소(N₂) 함량을 유지하기 위한 2단계 열처리로 구성된다.

상기 1단계 열처리는 N₂O 가스 양을 1∼10slm으로 하면서 온도를 700∼850℃로 하여 60∼180초 동안 급속열처리를 행하는 N₂O 플라즈마 열처리로 수행한다. 상기 2단계 열처리는 500∼650℃의 온도에서 5∼60분 동안 퍼니스 진공(Furnace Vaccum) N₂열처리로 수행하거나, 또는, N₂분위기의 급속열처리로 수행한다.

본 발명에 따르면, 유전체막의 재료로 25 정도의 고유전율을 갖는 YON막을 이용함으로써, 고집적화에 부합하여 안정적인 셀 동작에 필요한 충전용량을 용이하게 확보할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.

도 1a를 참조하면, 비트라인(2)을 포함한 소정의 하지층이 구비된 반도체 기판(1) 상에 층간절연막(3)을 증착하고, 그 표면 상에 베리어막으로서 질화막(4)을 증착한다. 그런다음, 상기 질화막(4) 및 층간절연막(3)의 일부분을 국부적으로 식각하여 기판(1)의 소정 부분, 예컨데, 트랜지스터의 소오스 영역을 노출시키는 제1콘택홀(5)을 형성한다.

다음으로, 상기 제1콘택홀(5)이 매립되도록 질화막(4) 상에 플러그용 도전막, 바람직하게, 폴리실리콘막을 증착하고, 그런다음, 상기 폴리실리콘막을 과도 에치-백(over etch-back)하여 제1콘택홀(5) 내에 콘택 플러그(6)를 형성한다.

도 1b를 참조하면, 실린더 형상의 하부전극을 형성하기 위해 상기 기판 결과물 상에 5000∼20000Å의 두께로 희생산화막(7)을 증착한다. 그런다음, 공지의 공정에 따라 상기 희생산화막(7)을 식각하여 콘택 플러그(6) 및 이에 인접된 질화막 부분을 노출시키는 제2콘택홀(8)을 형성한다. 이어서, 상기 제2콘택홀(8)의 표면 및 희생산화막(7) 상에 하부전극용 도전막, 예컨데, 폴리실리콘막(9)을 증착한다.

이때, 상기 폴리실리콘막(9)은 500∼550℃의 온도 및 0.5∼1torr의 압력 하에서 소오스 가스인 SiH₄가스의 양을 800∼1200sccm으로 하여 증착하며, 특히, 그 증착시 100∼300Å 정도는 PH₃가스를 150∼250sccm 정도 흘려주어 도핑된 폴리실리콘막으로 증착하고, 100∼500Å 정도는 도핑되지 않은 폴리실리콘막으로 증착한다.

도 1c를 참조하면, 상기 기판 결과물 상에 제2콘택홀을 매립하도록 감광막(도시안됨)을 도포한 상태에서, CMP(Chemical Mechanical Polishing) 공정을 행하여 희생산화막 상에 증착된 폴리실리콘막 부분을 제거하고, 그런다음, 잔류된 감광막 및 상기 희생산화막을 제거하여 실린더 구조의 하부전극(10)을 형성한다. 여기서, 상기 하부전극(10)은 단순히 실린더 구조로만 형성하였지만, 핀 구조 등의 3차원 구조로도 형성 가능하며, 특히, 충전용량의 증대를 위해 표면에 반구형 실리콘을 형성할 수도 있다.

다음으로, 상기 폴리실리콘 재질의 하부전극(10)에 대한 NH₃플라즈마 처리를 수행하여 그 표면을 질화(nitridation)시킨다. 여기서, 상기 NH₃플라즈마 처리는 후속하는 YON(Yttrium Oxynitride) 박막 증착 및 후속 열공정에서 상기 하부전극(10)과 YON막간의 계면 불량이 야기되는 것을 방지하기 위해 수행되는 것으로, 바람직하게, 기판 온도를 300∼500℃로 유지하면서 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 그리고, 반응가스인 NH₃가스의 양을 10∼500sccm으로 하면서 RF 파워를 10∼500W로 하여 10∼60초 동안 수행한다.

도 1d를 참조하면, PECVD(Plasma Enhanced Chemcial Vapor Deposition) 공정, ALD(Atomic Layer Deposition) 공정 또는 ICE(Ionized Cluster Beam) 증착 공정 중에서 선택되는 어느 하나, 바람직하게, PECVD 공정으로 상기 질화 처리된 하부전극(10)을 포함한 기판 결과물 상에 유전체막으로서 25 정도의 고유전율을 갖는 YON 박막(11)을 증착한다.

여기서, 상기 YON 박막(11)은 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건 하에서 챔버 내에 이트륨(Yttrium) 가스를 소정 양만큼 흘려주면서 반응가스인 NH₃가스 및 O₂가스를 각각 10∼100sccm 정도 흘려주어 10∼100Å 정도의 두께만큼을 증착한다.

그 다음, 상기 YON 박막(11) 내의 질소(N₂) 함량을 증가시키기 위해서 상기 기판 결과물에 대해 N₂O 플라즈마 열처리를 수행한다. 여기서, 상기 N₂O 플라즈마처리는 급속열처리(Rapid Thermal Annealing)로 수행하며, 이때, 상기 급속열처리는 N₂O 가스의 양을 1∼10slm으로 하면서 온도를 700∼850℃로 유지하여 60∼180초 동안 수행한다.

계속해서, 상기 YON 박막(11) 내의 탄소(C) 및 불순물을 제거하면서 증가된 질소(N₂) 함량을 유지하기 위해, 상기 N₂O 플라즈마 처리된 기판 결과물에 대해 500∼650℃의 온도에서 5∼60분 동안 퍼니스 진공(Furnace Vaccum) N₂열처리를 수행한다. 여기서, 상기 퍼니스 진공 N₂열처리 대신에 N₂분위기의 급속열처리로 수행하는 것도 가능하다.

도 1e를 참조하면, YON 박막(11) 상에 베리어막으로서 TiN막(12)을 증착한다. 그런다음, 상기 TiN막(12) 상에 상부전극용 도전막, 예컨데, 폴리실리콘막을 증착한 후, 폴리실리콘막 재질의 상부전극(13)이 형성되도록 상기 폴리실리콘막과 TiN막 및 YON 박막을 패터닝하고, 이 결과로서, 본 발명에 따른 YON 유전체막의 캐패시터(20)를 완성한다.

여기서, 본 발명에 따른 캐패시터는 유전체막으로서 25 정도의 고유전율을 갖는 YON 박막을 적용하면서 공정 개발을 통해 막 자체 특성 및 하부전극과의 계면 특성 저하를 방지함으로써, 4∼6 정도의 유전율을 갖는 ONO막이 적용된 종래의 캐패시터에 비해 유전율 증가를 통한 충전용량 증대를 얻을 수 있으며, 따라서, 매우 용이하게 안정적인 소자 동작 특성을 유지하는데 필요한 충분한 충전용량을 확보할 수 있다.

이상에서와 같이, 본 발명은 유전체막으로서 고유전율의 YON 박막을 이용함으로써 소자 동작 특성을 일정하게 유지하는데 필요한 일정량 이상의 충전용량을 매우 용이하게 확보할 수 있으며, 따라서, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

1. 소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계;

   상기 층간절연막 내에 기판의 소정 부분과 콘택되는 콘택 플러그를 형성하는 단계;

   상기 콘택 플러그를 포함한 층간절연막 상에 희생산화막을 증착하는 단계;

   상기 희생산화막을 식각하여 상기 콘택 플러그 및 그 인접 영역을 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀 표면 및 희생산화막 상에 제1폴리실리콘막을 증착하는 단계;

   상기 희생산화막 상에 증착된 제1폴리실리콘막 부분을 제거하는 단계;

   상기 희생산화막을 제거하여 폴리실리콘 재질의 하부전극을 형성하는 단계;

   상기 하부전극 표면을 질화 처리하는 단계;

   상기 질화 처리된 하부전극 상에 유전체막으로서 YON 박막을 증착하는 단계;

   상기 YON 박막이 증착된 기판 결과물을 열처리하는 단계;

   상기 열처리된 YON 박막 상에 베리어막으로서 TiN막을 증착하는 단계;

   상기 TiN막 상에 상부전극용 제2폴리실리콘막을 증착하는 단계; 및

   상기 상부전극이 형성되도록 제2폴리실리콘막과 TiN막 및 YON 박막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 제1폴리실리콘막을 증착하는 단계는

   500∼550℃의 온도 및 0.5∼1torr의 압력 하에서 800∼1200sccm의 SiH₄가스를 흘려주어 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 제1폴리실리콘막을 증착하는 단계는

   100∼300Å은 도핑된 폴리실리콘막으로 증착하고, 100∼500Å은 비도핑된 폴리실리콘막으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 3 항에 있어서, 상기 도핑된 폴리실리콘막의 증착은

   800∼1200sccm의 SiH₄가스를 흘려주면서 150∼250sccm의 PH₃가스를 흘려주어 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제 1 항에 있어서, 상기 하부전극 표면을 질화 처리하는 단계는

   NH₃플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제 5 항에 있어서, 상기 NH₃플라즈마 처리는

   기판 온도를 300∼500℃, 챔버 내의 압력을 0.1∼1.2torr, NH₃가스의 양을 10∼500sccm, RF 파워를 10∼500W로 하는 조건 하에서 10∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
7. 제 1 항에 있어서, 상기 YON 박막을 증착하는 단계는

   PECVD 공정, ALD 공정 및 ICE 공정으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
8. 제 1 항 또는 제 7 항에 있어서, 상기 YON 박막을 증착하는 단계는

   챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건 하에서 챔버 내에 이트륨(Yttrium) 가스를 소정 양만큼 흘려주면서 반응가스인 NH₃가스 및 O₂가스를 각각 10∼100sccm 정도 흘려주어 10∼100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
9. 제 1 항에 있어서, 상기 YON 박막이 증착된 결과물을 열처리하는 단계는,

   상기 YON 박막 내의 질소(N₂) 함량 증가를 위한 1단계 열처리와 상기 YON 박막 내의 탄소(C) 및 불순물을 제거하면서 증가된 질소(N₂) 함량을 유지하기 위한 2단계 열처리로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
10. 제 1 항에 있어서, 상기 1단계 열처리는 N₂O 플라즈마 열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
11. 제 10 항에 있어서, 상기 N₂O 플라즈마 열처리는

    N₂O 가스의 양을 1∼10slm으로 하면서 온도를 700∼850℃로 하여 60∼180초 동안 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
12. 제 9 항에 있어서, 상기 2단계 열처리는

    퍼니스 진공(Furnace Vaccum) N₂열처리 또는 N₂분위기의 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
13. 제 12 항에 있어서, 상기 퍼니스 진공 N₂열처리는

    500∼650℃의 온도에서 5∼60분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.