KR20040019987A - 촬상 장치 - Google Patents

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KR20040019987A
KR20040019987A KR1020030059814A KR20030059814A KR20040019987A KR 20040019987 A KR20040019987 A KR 20040019987A KR 1020030059814 A KR1020030059814 A KR 1020030059814A KR 20030059814 A KR20030059814 A KR 20030059814A KR 20040019987 A KR20040019987 A KR 20040019987A
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산요덴키가부시키가이샤
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Abstract

본 발명은 모자이크형의 컬러 필터를 이용한 컬러 촬상 장치에서, 비용 증대를 방지하면서 감도의 향상을 도모하는 것을 과제로 한다. 이를 위해, 본 발명은 축적부(11v)의 라인 전송을 2회 연속하여 행하고, 수평 전송부(11h) 상에 2 라인이 합성된 합성행을 생성한다. 합성행에는 R 성분 및 G 성분의 합 <R+G>와 G 성분 및 B 성분의 합 <G+B>가 교대로 배열된다. 출력부(11d)의 분주 리세트 클럭 φr'을 수평 전송 클럭 φh의 2주기에, 1회로 한다. 또한, φr'은 합성행의 홀수행과 짝수행에서 φh의 1주기분, 위상이 어긋나 있다. 이것에 의해, 홀수행에서는, <R+G>에 대응한 데이터 D(R+G)와 <R+G> 및 <G+B>의 합에 대응한 데이터 D(R+2G+B)가 교대로 얻어지며, 짝수행에서는, <G+B>에 대응한 데이터 D(G+B)와 D(R+2G+B)가 교대로 얻어진다. 4화소가 합성된 D(R+2G+B)를 휘도 신호로 하여 감도가 향상된다. 또한, D(R+G), D(G+B)로부터 색 신호가 얻어진다.

Description

촬상 장치{IMAGE PICKUP DEVICE}
본 발명은, 컬러 필터가 장착된 고체 촬상 소자를 이용하여 컬러 촬상을 행하는 촬상 장치에 관한 것이다.
종래부터, 촬상 디바이스에 CCD(Charge Coupled Device: 전하 결합 소자) 이미지 센서를 이용한 촬상 장치로서 디지털 카메라가 알려져 있다. 이러한 디지털 카메라에는 일반적으로, 모니터 모드라 부르는 촬상 모드가 설정된다. 이 모니터 모드란, 표시 화면 상에 표시되는 화상을 보면서 피사체를 정하기 위한 모드로, 피사체 사진으로서 메모리에 기록하는 정지 화상을 촬상하는 경우에 비해, 그다지 높은 해상도가 요구되는 것은 아니다. 또한, 최근에는 디지털 카메라를 예를 들면, 휴대 전화기에 탑재하여, 휴대하여 가져간 곳에서 간이한 디지털 카메라로서 취급할 수 있는 것이 보급되어 있다. 이러한 디지털 카메라에서는 통상의 디지털 카메라보다도 표시 화면이 비교적 작기 때문에, 통상의 디지털 카메라의 모니터 모드보다도 해상도가 중요시되지 않는다. 이러한 디지털 카메라에서는, 오히려 소형이면서 또한, 염가인 것의 요망이 강하다.
도 8은 종래의 촬상 장치의 개략 구성을 도시하는 블록 구성도이다. 여기에 도시하는 촬상 장치는 CCD 이미지 센서(고체 촬상 소자)(1), CCD 드라이버 회로(2), 타이밍 제어 회로(6), 아날로그 신호 처리 회로(3), A/D 변환 회로(4) 및 디지털 신호 처리 회로(5)로 구성된다.
고체 촬상 소자(1)는 행렬 배치되는 복수의 수광 화소를 갖는 수광 영역을 구비하고 있으며, 이 수광면에 입사되는 광을 각 수광 화소로 받아서 광전 변환에 의해 정보 전하를 발생한다. 고체 촬상 소자(1)에서는, 이 정보 전하를 축적 기간에서 각 수광 화소에 축적하고, 그 후, 복수의 시프트 레지스터를 통해 순차적으로 전송한다. 그리고, 전송 경로의 최종단에 제공되는 출력부에 의해 전압값으로 변환하고, 화상 신호 Y0(t)으로서 출력한다. 이와 같이, 축적된 정보 전하를 순차적으로 전송하여 화상 신호를 출력하는 고체 촬상 소자에는 전송 방식이 다른 몇개의 타입이 있다. 이들 타입으로서, 촬상부에서 축적된 정보 전하를 축적부로 일괄적으로 전송하는 프레임 트랜스퍼형, 수광 화소의 각 열 사이에 배치되는 수직 전송부로 정보 전하를 전송하는 인터 라인형, 프레임 트랜스퍼형 및 인터 라인형의 양자의 특징을 갖추는 프레임 인터 라인형이 있다.
CCD 드라이버 회로(2)는 후술하는 타이밍 제어 회로(6)로부터 공급되는 수직 동기 신호 VT 및 수평 동기 신호 HT에 동기하는 복수의 클럭 펄스를 생성한다. 그리고, 생성한 복수의 클럭 펄스를 고체 촬상 소자(1)에 공급하고, 고체 촬상 소자(1)를 구동하여 복수의 수광 화소에 축적된 정보 전하를 순차적으로 전송시킨다.
아날로그 신호 처리 회로(3)는 고체 촬상 소자(1)로부터 출력되는 화상 신호 Y0(t)에 대하여 CDS(Correlated Double Sampling: 상관 이중 샘플링)나 AGC(Automatic Gain Control: 자동 이득 제어) 등의 아날로그 신호 처리를 실시하여 화상 신호 Y1(t)을 생성한다. A/D 변환 회로(4)는 고체 촬상 소자(1)의 동작 타이밍에 동기하여 화상 신호 Y1(t)을 규격화하고, 디지털 신호로 변환하여 화상 데이터 Y0(n)으로서 출력한다.
디지털 신호 처리 회로(5)는 A/D 변환 회로(4)로부터 출력되는 화상 데이터 Y0(n)에 대하여 색 분리 및 매트릭스 연산 등의 디지털 신호 처리를 실시하고, 휘도 데이터 및 색차 데이터를 포함하는 화상 데이터 Y1(n)을 생성한다.
타이밍 제어 회로(6)는 기준 클럭 CK를 카운트하여 수직 동기 신호 VT 및 수평 동기 신호 HT를 생성하고, 고체 촬상 소자(1)의 수직 주사 및 수평 주사 기간을 결정한다. 예를 들면, NTSC 방식에 따르는 경우, 신호 처리 과정에서 이용되는 색부반송파의 주파수 3.58MHz의 4배의 주파수의 기준 클럭 CK를 1/910로 분주하여 수평 동기 신호 HT를 생성한다. 또한, 이 수평 동기 신호 HT를 2/525로 분주하여 수직 동기 신호 VT를 생성한다.
이와 같이, 고체 촬상 소자로부터 출력되는 화상 신호에 대하여 각종 신호 처리를 실시하여 화상 데이터를 얻는 촬상 장치에서는, 피사체의 조도에 따라 정보전하의 축적 기간을 조정하는 소위, 노광 제어가 행해진다. 이 노광 제어의 수단으로서는 측광 센서에 의해 측정된 조도에 따라 축적 기간의 신축 제어를 행하는 것, 혹은 이전부터의 화상 정보의 적분값을 참조하여 축적 기간의 신축 제어를 행하는 것이 있다. 예를 들면, 후자의 경우에서는 화상 데이터의 적분값이 적정 범위를 초과하면 고체 촬상 소자(1)의 축적 시간을 짧게 하고, 반대로, 적분값이 적정 범위를 하회하면 축적 시간을 길게 하도록 피드백 제어를 행한다. 이것에 의해, 고체 촬상 소자(1)의 조도 범위가 확대되어, 피사체의 조도에 따른 적절한 화상 정보를 얻을 수 있다. 그리고, 상술한 노광 제어 수단을 이용하여도 노광 부족을 해소할 수 없는 경우에 조도 범위를 보다 확대하는 수단으로서, 각 수광 화소에서 얻어진 정보 전하를 합성하는 것이 있다. 이것은 피사체의 조도가 낮아서 충분한 정보 전하를 얻을 수 없었던 경우, 근방의 정보 전하끼리 혼합하여 복수 화소분의 합성 신호를 추출하고, 이것에 의해 화상 정보의 부족분을 보충하는 것이다. 이와 같은 수단에 따르면, 어두운 피사체에 대해서도 노광 부족으로 되지 않아서 충분한 레벨의 화상 정보를 얻을 수 있다.
상술한 바와 같은 촬상 장치에서는 컬러 촬상을 행하는 경우, 고체 촬상 소자의 수광면에 컬러 필터가 장착된다. 이 컬러 필터는 3원색 혹은 그 보색이 각각 소정의 순서로 규칙적으로 배치되며, 그 각 세그먼트가 고체 촬상 소자의 각 수광 화소에 할당된다. 예를 들면, 모자이크형의 컬러 필터인 경우, 도 9에 도시한 바와 같이, 홀수행의 세그먼트에 녹(G) 및 적(R)이 교대로 배치되며, 짝수행의 세그먼트에 녹(G) 및 청(B)이 배치된다. 이와 같은 컬러 필터는 인접하는 2개의 세그먼트가 서로 상이한 색에 대응하기 때문에, 정보 전하를 합성하면 색 재현성에서 문제점이 발생한다. 이 문제를 해결하는 것으로서의 촬상 장치가, 본 출원인에 의해 특개평8-154253에 제안되어 있다. 이것은 수직 전송부의 홀수열과 짝수열에서 비트 수에 차이를 두어 수광 화소의 홀수열에서 얻어진 정보 전하와 짝수열에서 얻어진 정보 전하를 교대로 출력하고, 수평 전송부에서 동일한 색 성분에 대응하는 정보 전하가 연속하도록 한 것이다. 그러나, 이와 같은 촬상 장치에서는 고체 촬상 소자의 디바이스 구조의 변경이 필요하고, 이것에 수반하는 제조 비용 증대를 피할 수 없어서, 낮은 가격대에서의 제공을 목적으로 하는 것에는 완전히 부적합하였다.
따라서, 본 발명은 비용 증대를 방지하면서 모자이크형의 컬러 필터를 이용한 컬러 촬상에서도 감도의 향상을 도모할 수 있는 촬상 장치의 제공을 목적으로 한다.
도 1은 본 발명의 촬상 장치의 개략 구성을 도시하는 블록 구성도.
도 2는 증감 동작 모드에서의 고체 촬상 소자의 수직 주사 및 수평 주사 동작을 나타내는 타이밍도.
도 3은 홀수행의 합성행의 수평 주사 동작을 나타내는 타이밍도.
도 4는 짝수행의 합성행의 수평 주사 동작을 나타내는 타이밍도.
도 5는 제1 실시예에서의 정보 전하가 2행 합성되는 화소의 조합 및 근사적으로 나타내는 색 데이터를 나타내는 모식도.
도 6은 제2 실시예에서의 정보 전하가 3행 합성되는 화소의 조합 및 근사적으로 나타내는 색 데이터를 나타내는 모식도.
도 7은 제3 실시예에서의 정보 전하가 4행 합성되는 화소의 조합 및 근사적으로 나타내는 색 데이터를 나타내는 모식도.
도 8은 종래의 촬상 장치의 개략 구성을 나타내는 블록 구성도.
도 9는 모자이크형의 컬러 필터의 구성을 나타내는 모식도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 고체 촬상 소자
12 : CCD 드라이버
13 : 분주 회로
14 : 타이밍 제어 회로
15 : 아날로그 신호 처리 회로
15a : 샘플 홀드 회로
17 : 디지털 신호 처리 회로
18 : 휘도 데이터 생성 회로
19 : 색 분리 회로
본 발명에 따른 촬상 장치는, 짝수행에서 제1 색 성분 및 제2 색 성분이 교대로 대응되며, 짝수행에서 상기 제2 색 성분 및 제3 색 성분이 교대로 대응되는 복수의 수광 화소에 복수의 수직 시프트 레지스터가 접속되며, 이들 복수의 수직 시프트 레지스터의 각 출력이 수평 시프트 레지스터의 각 비트에 접속됨과 함께, 상기 수평 시프트 레지스터의 출력이 출력부에 접속되는 고체 촬상 소자와, 상기 복수의 수광 화소에 축적된 정보 전하를 상기 복수의 수직 시프트 레지스터로부터상기 수평 시프트 레지스터에 전송함과 함께, 이 전송 과정에서 상기 정보 전하를 k행(k는 자연수)씩 합성하고, 상기 제1 및 제2 색 성분이 합성된 제1 합성 전하와 상기 제2 및 제3 색 성분이 합성된 제2 합성 전하를 상기 수평 레지스터의 각 비트에 교대로 축적하고, 상기 수평 시프트 레지스터로부터 1 비트 단위로 전송되는 상기 제1 및 제2 합성 전하를 상기 출력부에 m 비트분(m은 자연수, 단, k 또는 m 중 한쪽은 2 이상) 누적하여 축적시키고, 상기 제1∼제3 색 성분이 제1 비율로 합성된 제1 출력과, 제1∼제3 색 성분이 제2 비율로 합성된 제2 출력과, 상기 제1∼제3 색 성분이 제3 비율로 합성된 제3 출력을 얻는 구동 회로와, 상기 고체 촬상 소자의 출력을 샘플링하여, 상기 제1 출력에 따른 제1 화상 신호와, 상기 제2 출력에 따른 제2 화상 신호와, 상기 제3 출력에 따른 제3 화상신호를 추출하는 샘플 홀드 회로와, 상기 샘플 홀드 회로에서 추출된 화상 신호에 대하여 소정의 신호 처리를 실시하는 신호 처리 회로를 구비하며, 상기 신호 처리 회로는 상기 제1∼제3 화상 신호로부터 상기 제1∼제3 색 성분을 나타내는 색 성분 신호를 생성한다.
또한, 본 발명에 따른 촬상 장치는, 홀수행에서 제1 색 성분 및 제2 색 성분이 교대로 대응되며, 짝수행에서 상기 제2 색 성분 및 제3 색 성분이 교대로 대응되는 복수의 수광 화소에 복수의 수직 시프트 레지스터가 접속되고, 이들 복수의 수직 시프트 레지스터의 각 출력이 수평 시프트 레지스터의 각 비트에 접속됨과 함께, 수평 시프트 레지스터의 출력이 출력부에 접속되는 고체 촬상 소자와, 상기 복수의 수광 화소에 축적된 정보 전하를 상기 복수의 수직 시프트 레지스터로부터 상기 수평 시프트 레지스터에 전송함과 함께, 이 전송 과정에서 상기 정보 전하를 k행(k는 자연수)씩 합성하며, 상기 제1 및 제2 색 성분이 합성된 제1 합성 전하와, 상기 제2 및 제3 색 성분이 합성된 제2 합성 전하를 상기 수평 시프트 레지스터의 각 비트에 교대로 축적하고, 상기 수평 시프트 레지스터로부터 1 비트 단위로 전송되는 상기 제1 및 제2 합성 전하를 상기 출력부에 m 비트분(m은 자연수, 단, k 또는 m 중 한쪽은 2 이상) 누적하여 축적시키고, 상기 제1∼제3 색 성분이 제1 비율로 합성된 제1 출력과, 상기 제1∼제3 색 성분이 제2 비율로 합성된 제2 출력과, 상기 제1∼제3 색 성분이 제3 비율로 합성된 제3 출력을 얻어 구동 회로와, 상기 고정 촬상 소자의 출력을 샘플링하여, 상기 제1 출력에 따른 제1 화상 신호와, 상기 제2 출력에 따른 제2 화상 신호와, 상기 제3 출력에 따른 제3 화상 신호를 추출하는 샘플 홀드 회로와, 상기 샘플 홀드 회로에서 추출된 화상 신호에 대하여 소정의 신호 처리를 실시하는 신호 처리 회로를 구비하며, 상기 신호 처리 회로는 상기 제1 ~ 제3 화상 신호로부터 상기 제1∼제3 색 성분 중 적어도 하나의 색 성분을 근사적으로 나타내는 색 성분 신호를 생성한다.
또한, 본 발명에 따른 촬상 장치는, 홀수행에서 제1 색 성분 및 제2 색 성분이 교대로 대응되며, 짝수행에서 상기 제2 색 성분 및 제3 색 성분이 교대로 대응되는 복수의 수광 화소에 복수의 수직 시프트 레지스터가 접속되고, 이들 복수의 수직 시프트 레지스터의 각 출력이 수평 시프트 레지스터의 각 비트에 접속됨과 함께, 상기 수평 시프트 레지스터의 출력이 출력부에 접속되는 고체 촬상 소자와, 상기 복수의 수광 화소에 축적된 정보 전하를 상기 복수의 수직 시프트 레지스터로부터 상기 수평 시프트 레지스터에 전송함과 함께, 이 전송 과정에서 상기 정보 전하를 2행씩 합성하고, 상기 제1 및 제2 색 성분이 합성된 제1 합성 전하와, 상기 제2 및 제3 색 성분이 합성된 제2 합성 전하를 상기 수평 시프트 레지스터의 각 비트에 교대로 축적하고, 상기 수평 시프트 레지스터로부터 1 비트 단위로 전송되는 상기 제1 및 제2 합성 전하를 상기 출력부에 2 비트분 누적하여 축적시키고, 상기 제1 합성 전하 또는 제2 합성 전하의 전하량에 따른 제1 출력과, 상기 제1 합성 전하 및 제2 합성 전하를 합성한 전하랑에 따른 제2 출력을 얻는 구동 회로와, 상기 고체 촬상 소자의 출력을 샘플링하여, 상기 제1 출력에 따른 제1 화상 신호와, 상기 제2 출력에 따른 제2 화상 신호를 추출하는 샘플 홀드 회로와, 상기 샘플 홀드 회로에서 추출된 화상 신호에 대하여 소정의 신호 처리를 실시하는 신호 처리 회로를 구비하며, 상기 신호 처리 회로는 상기 제1 화상 신호로부터 상기 제1 또는 제3 색 성분을 근사적으로 나타내는 제1 색 성분 신호를 생성함과 함께, 상기 제2 화상 신호로부터 상기 제2 색 성분을 근사적으로 나타내는 제2 색 성분 신호를 생성한다.
또한, 본 발명에 따른 촬상 장치는, 홀수행에서 제1 색 성분 및 제2 색 성분이 교대로 대응되며, 짝수행에서 상기 제2 색 성분 및 제3 색 성분이 교대로 대응되는 복수의 수광 화소에 복수의 수직 시프트 레지스터가 접속되고, 이들 복수의 수직 시프트 레지스터의 각 출력이 수평 시프트 레지스터의 각 비트에 접속됨과 함께, 상기 수평 시프트 레지스터의 출력이 출력부에 접속되는 고체 촬상 소자와, 상기 복수의 수광 화소에 축적된 정보 전하를 상기 복수의 수직 시프트 레지스터로부터 상기 수평 시프트 레지스터에 전송함과 함께, 이 전송 과정에서 상기 정보 전하를 2행씩 합성하고, 상기 제1 및 제2 색 성분을 나타내는 제1 합성 전하와 상기제2 및 제3 색 성분을 나타내는 제2 합성 전하를 상기 수평 시프트 레지스터의 각 비트에 교대로 축적시키고, 상기 수평 시프트 레지스터로부터 1 비트 단위로 전송되는 상기 제1 및 제2 합성 전하를 상기 출력부에 2 비트분 누적하여 축적시키며, 상기 제1 합성 전하 또는 제2 합성 전하의 전하량에 따른 제1 출력과, 상기 제1 합성 전하 및 제2 합성 전하를 합성한 전하량에 따른 제2 출력을 얻는 구동 회로와, 상기 고체 촬상 소자의 출력을 샘플링하여, 상기 제1 출력에 따른 제1 화상 신호와 상기 제2 출력에 따른 제2 화상 신호를 추출하는 샘플 홀드 회로와, 상기 샘플 홀드 회로에서 추출된 화상 신호에 대하여 소정의 신호 처리를 실시하는 신호 처리 회로를 구비하고, 상기 신호 처리 회로는 상기 제1 화상 신호로부터 상기 제1 또는 제3 색 성분을 근사적으로 나타내는 제1 색 성분 신호를 생성함과 함께, 상기 제2 화상 신호로부터 상기 제2 색 성분을 근사적으로 나타내는 제2 색 성분 신호를 생성한다.
본 발명에 따르면, 수평 시프트 레지스터의 수평 전송 동작의 기동을 수직 시프트 레지스터의 수직 전송 구동의 2회마다 1회로 함으로써, 수직 방향에 연속하는 2 화소의 정보 전하가 합성된 합성 전하가 수평 시프트 레지스터상에 축적된다. 여기서, 수평 시프트 레지스터에 유지된 합성 전하의 수평한 배열을 합성행이라 한다. 상술한 수직 방향의 합성에 의해, 수광 화소의 2행마다 1행의 합성행이 생성된다. 제i행의 합성행을 구성하는 합성 전하 중, 수광 화소 어레이의 제j열에 대응하는 수평 시프트 레지스터의 비트에 축적되는 것을 Q(i,j)로 나타낸다. 합성행에는 제1 색 성분과 제2 색 성분을 합성한 제1 합성 전하와, 제2 색 성분과 제3 색성분을 합성한 제2 합성 전하가 교대로 배열된다. 합성행이 생성된 이후, 수평 시프트 레지스터의 수평 전송을 기동하고, 또한 출력부에서의 정보 전하의 배출 동작을 수평 시프트 레지스터로부터 출력부로 2개의 합성 전하 패킷이 전송될 때마다 1회로 함으로써, 출력부에는 2개의 합성 전하 패킷이 단계적으로 합성되며, 그 전하량에 대응하여 단계적으로 변화하는 전압 신호가 출력부로부터 출력된다. 이 출력 신호의 각단은 각각, 다른 색의 혼합비(색 감도 특성이 다른 화소 수의 비율)에 대응한다. 출력부에 1개의 합성 전하가 축적된 상태가 제1 출력을 제공하고, 이것을 샘플링하여, 제1 화상 신호가 추출된다. 출력부에 2개의 합성 전하가 축적된 상태가 제2 출력을 제공하고, 이것을 샘플링하여 제2 화상 신호가 추출된다. 출력부로부터의 정보 전하의 배출 동작의 위상에 따라, 제1 화상 신호는 제1 합성 전하의 전하량에 따른 값인 경우와, 제2 합성 전하의 전하량에 따른 값인 경우가 있다. 제1 출력을 제1 합성 전하에 기초하여 얻을지, 제2 합성 전하에 기초하여 얻을지는 예를 들면, 합성행에 따라 교대로 전환할 수 있다. 제2 화상 신호는 제1 합성 전하와 제2 합성 신호를 합성한 전하량에 따른 값으로 된다. 신호 처리 회로는 제1 화상 신호가 제1 합성 전하에 기초하는 경우, 제2 합성 전하에 기초하는 경우 각각에 대응하여, 제1 색 성분을 근사적으로 나타내는 제1 색 성분 신호, 제3 색 성분을 근사적으로 나타내는 제3 색 성분 신호를 생성한다. 제2 화상 신호는 4 화소의 정보 전하를 합성하여 얻어지지만, 이 중 2 화소는 제2 색 성분에 대응된다. 신호 처리 회로는 이 제2 화상 신호로부터 제2 색 성분을 근사적으로 나타내는 제2 색 성분 신호를 생성한다. 이들 복수의 화상 신호에 기초하여, 휘도 신호, 색 신호를생성할 수 있다. 즉, 수직 방향의 합성으로 얻어진 합성 전하 패킷을 다시, 수평 방향에 관하여 복수개 합성함으로써, 휘도 신호로서는 감도 향상을 훨씬 더 도모할 수 있으며, 또한 색 신호를 얻을 수 있으므로, 컬러 표시가 가능하다.
본 발명의 적합한 형태에서는 상기 제1 내지 제3 색 성분이 적색, 녹색, 청색으로 이루어지는 광의 3원색이고, 상기 제2 색 성분이 녹색이다.
다음으로, 본 발명의 제1 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 촬상 장치의 개략 구성을 나타내는 블록 구성도이다. 여기에 나타내는 촬상 장치는 고체 촬상 소자(11), CCD 드라이버 회로(12), 분주 회로(13), 타이밍 제어 회로(14), 아날로그 신호 처리 회로(15), A/D 변환 회로(16) 및 디지털 신호 처리 회로(17)로 구성된다. 본 장치는 낮은 조도의 촬영 조건하에서 복수 화소의 정보 전하를 합성하여 감도를 향상시키고, 충실한 색 성분을 취득하는 동작 모드를 갖는다. 이하, 이것을 증감 동작 모드라 한다. 이 증감 동작 모드에서는 후술하는 바와 같이, 고체 촬상 소자(11)가 행렬 배치된 화소의 열 방향(즉, 수직 방향) 및 행 방향(즉, 수평 방향) 각각에 대하여 복수 화소의 합성이 행해진다.
고체 촬상 소자(11)는 예를 들면, 프레임 트랜스퍼형이고, 촬상부(11i), 축적부(11v), 수평 전송부(11h) 및 출력부(11d)로 이루어진다. 촬상부(11i)는 복수의 수직 시프트 레지스터로 구성되며, 이들 수직 시프트 레지스터의 각 비트가 각 수광 화소를 형성하고 있으며, 복수의 수광 화소가 행렬 배치된 상태로 되어 있다. 이 촬상부(11i)의 표면에는 컬러 촬상을 위한 컬러 필터가 장착되며, 이 컬러 필터의 각 세그먼트가 복수의 수광 화소 각각에 대응된다. 예를 들면, 이 컬러 필터가 도 7에 도시한 바와 같은 모자이크형의 컬러 필터였던 경우, 행렬 배치되는 수광 화소의 홀수행에서 청(B), 녹(G)이 교대로 대응되며, 짝수행에서 녹(G), 적(R)이 교대로 대응된다. 또한, 촬상부(11i)에는, 복수의 수직 시프트 레지스터의 일부 열이 차광되어 소위, OPB(Opticl Black) 영역이라 부르는 영역으로 설정되며, 이 영역에서 얻어진 정보 전하에 기초하여 화상 정보의 흑 레벨이 결정된다.
축적부(11v)는 촬상부(11i)를 구성하는 복수의 수직 시프트 레지스터에 연속하는 복수의 수직 시프트 레지스터로 구성되며, 촬상부(11i)를 구성하는 복수의 수직 시프트 레지스터의 비트 수와 동일한 비트 수로 설정된다. 수평 전송부(11h)는 축적부(11v)의 출력측에 배치되는 단일 수평 시프트 레지스터로 이루어지며, 축적부(11v)를 구성하는 복수의 수직 시프트 레지스터의 각 출력이 각 비트에 대응되도록 접속된다. 출력부(11d)는 수평 전송부(11h)의 출력측에 배치되며, 수평 전송부(11h)로부터 출력되는 정보 전하를 수신하는 용량을 구비하여 구성된다. 이 출력부(11d)는 용량에 축적된 정보 전하를 그 전하량에 대응하여 순차적으로 전압값으로 변환하고, 화상 신호 Y0(t)으로 하여 출력한다.
이들 구성을 갖는 프레임 트랜스퍼형의 고체 촬상 소자(11)에는 횡형 오버플로우 드레인(LOD:Lateral Overflow Drain) 구조나 종형 오버플로우 드레인(VOD:Vertical Overflow Drain) 구조인 것이 있다. 이들은 어떠한 타입이어도, 촬상부(11i)에 축적한 정보 전하의 배출이 가능하게 되어 있으며, 이 정보 전하의 배출에 의해 촬상부(11i)에서의 정보 전하의 축적 상태가 리세트된다.
CCD 드라이버 회로(12)는 B-클럭 발생부(12B), F-클럭 발생부(12f), V-클럭 발생부(12v), H-클럭 발생부(12h), R-클럭 발생부(12r) 및 클럭 발생부(12s)로 구성되며, 각 클럭 발생부에서 발생하는 클럭 펄스를 고체 촬상 소자(11)에 공급한다.
B-클럭 발생부(12B)는 타이밍 제어 회로(14)로부터 공급되는 배출 타이밍 신호 BT에 응답하여 배출 클럭 φb를 생성한다. 이 B-클럭 발생부(12B)에서 생성되는 배출 클럭 φb는, 고체 촬상 소자(11)가 횡형 오버플로우 드레인 구조를 갖는 경우, 오버플로우 드레인 영역에 인가되며, 한편, 종형 오버플로우 드레인 구조를 갖는 경우, 고체 촬상 소자(11)의 기판측에 인가된다.
F-클럭 발생부(12f)는 타이밍 제어 회로(14)로부터 공급되는 프레임 시프트 타이밍 신호 FT에 응답하여, 예를 들면, 4상의 프레임 전송 클럭 φf를 생성하고, 촬상부(11i)에 인가한다. V-클럭 발생부(12v)는 타이밍 제어 회로(14)로부터 공급되는 수직 동기 신호 VT 및 수평 동기 신호 HT에 응답하여, 예를 들면, 4상의 라인 전송 클럭 φv를 생성하여 축적부(11v)에 인가한다. H-클럭 발생부(12h)는 타이밍 제어 회로(14)로부터 공급되는 수평 동기 신호 HT에 응답하여, 예를 들면, 2상의 수평 전송 클럭 φh를 생성하여, 수평 전송부(11h)에 인가한다. R-클럭 발생부(12r)는 H-클럭 발생부(12h)에 동기하는 리세트 클럭 φr을 생성하고, 분주 회로(13)를 통해 출력부(11d)에 인가한다. S-클럭 발생부(12s)는 수평 전송 클럭 φh에 기초하여 샘플링 클럭 φs를 생성하고, 샘플링 홀드 회로(15a)에 인가한다.
분주 회로(13)는 R-클럭 발생부(12r)로부터 출력되는 리세트 클럭 φr을 취득하여, 이 리세트 클럭 φr을 필요에 따라 분주하여 분주 리세트 클럭 φr'을 생성한다. 분주 회로(13)는 증감 동작 모드에서, 분주된 리세트 클럭 φr'을 생성하고, 출력부(11d)의 리세트 동작을 간헐적으로 행한다. 이것에 의해, 출력부(11d)의 용량에 수평 전송부(11h)의 복수 비트분의 정보 전하가 축적되며, 증감 동작 모드에서의 수평 방향의 화소 합성이 실현된다. 예를 들면, 리세트 클럭 φr을 1/2로 분주하여 출력부(11d)의 리세트 동작 주기를 2배로 설정한 경우, 출력부(11d)에는 수평 전송부(11h)의 2 비트분의 정보 전하가 순차적으로 축적된다. 이 때문에, 출력부(11d)의 출력측으로부터는 수평 전송부의 1 비트분의 정보 전하량에 따른 전압값과 2 비트분의 정보 전하량에 따른 전압값이 교대로 출력된다. 또한, 분주 회로(13)에서의 분주 동작의 전환은 증감 동작 모드인지 통상의 촬상 모드인지에 따라 선택적으로 행해진다. 즉, 촬상부(11i)에서, 충분한 노광이 얻어지는 경우에는 통상의 촬상 모드로 되며, 분주 회로(13)에서의 분주 동작은 행해지지 않으며, R-클럭 발생부(12r)에서 출력된 리세트 클럭 φr이 그대로 출력부(11d)에 인가된다. 반대로, 노광 부족으로 되면, 증감 동작 모드로 되어 분주 회로(13)에서의 분주 동작이 행해지며, 상술한 바와 같은 정보 전하의 합성 처리가 행해진다.
타이밍 제어 회로(14)는 기준 클럭 CK를 카운트하는 복수의 카운터로 구성되며, 수직 동기 신호 VT 및 수평 동기 신호 HT를 생성함과 함께, 프레임 시프트 타이밍 신호 FT를 생성한다. 또한, 타이밍 제어 회로(14)는 측광 센서에 의해 측정된 조도, 혹은 디지털 신호 처리 회로(17)에서 얻어지는 화상 데이터의 적분값으로부터 산출된 값을 기초로 배출 타이밍 신호 BT를 생성한다. 이들 수직 동기 신호VT, 수평 동기 신호 HT, 프레임 시프트 타이밍 신호 FT 및 배출 클럭 φb는 구동 회로(12)에 공급된다. 또한, 타이밍 제어 회로(14)에서는 구동 회로(12) 이외의 아날로그 신호 처리 회로(15), A/D 변환 회로(16) 및 디지털 신호 처리 회로(17)에 제어 신호를 공급하고 있으며, 이들 회로에서 동작 타이밍의 정합이 도모되도록 하고 있다. 여기서, 타이밍 제어 회로(14)는 모드 신호 MODE를 받아 동작하고, 증감 동작 모드에서는 축적부(11v)로부터 수평 전송부(11h)로의 정보 전하의 판독을 복수회 행한 후에 수평 전송부(11h)를 구동하여, 수평 전송부(11h)에 축적된 정보 전하를 출력부(11d)에 수평 전송하도록 V-클럭 발생부(12v) 및 H-클럭 발생부(12h)를 제어한다.
아날로그 신호 처리 회로(15)는 샘플 홀드 회로(15a)를 포함하여 구성되고, 고체 촬상 소자(11)로부터 출력되는 화상 신호 Y0(t)에 대하여 CDS나 AGC 등의 아날로그 신호 처리를 실시한다. 샘플 홀드 회로(15a)는 S-클럭 발생부(12s)로부터 인가되는 샘플링 클럭 φs에 따른 주기로 화상 신호 Y0(t)을 샘플링하고, 리세트 레벨과 신호 레벨을 반복하는 화상 신호 Y0(t)으로부터 신호 레벨만을 나타내는 화상 신호 Y1(t)을 추출한다. 이 샘플 홀드 회로(15a)에 인가된다. 샘플링 클럭 φs는 수평 전송 클럭 φh와 동일한 주기로 설정된다. 수평 전송부(11h)로부터 출력부(11d)로 1 비트분의 정보 전하가 판독될 때마다 화상 신호 Y1(t)이 추출된다. 따라서, 증감 동작 모드에서는 화상 신호 Y1(t)로서, 수평 전송부의 1 비트분의 정보 전하에 대응하는 신호 레벨과, 2 비트분의 정보 전하가 합성된 신호 레벨이 교대로 출력된다.
A/D 변환 회로(16)는 아날로그 신호 처리 회로(15)로부터 출력되는 화상 신호 Y1(t)을 수신하고, 디지털 신호로 변환하고 화상 데이터 Y0(n)으로 하여 출력한다. 이 때, A/D 변환 회로(16)에서는 타이밍 제어 회로(14)로부터 공급되는 A/D 변환용의 샘플링 클럭 DCK에 따라 화상 신호 Y1(t)을 규격화한다. 이 A/D 변환 회로(16)에 인가되는 샘플링 클럭 DCK에서는 샘플링 클럭 φs와 마찬가지로, 수평 전송 클럭 φh와 동일한 주기로 설정된다. 이 때문에, 증감 동작 모드에서 A/D 변환 회로(16)로부터는 수평 전송부(11h)의 1 비트분의 정보 전하량에 대응하는 데이터와 복수 비트분의 정보 전하량에 대응하는 데이터가 교대로 출력된다.
디지털 신호 처리 회로(17)는 휘도 데이터 생성 회로(18), 색 분리 회로(19), 색 데이터 생성 회로(20) 및 셀렉터(21)를 포함하여 구성된다. 휘도 데이터 생성 회로(18)는 A/D 변환 회로(16)로부터 출력되는 화상 데이터 Y0(n)을 수신하여 라인 메모리에 복수 라인분의 데이터를 저장하고, 이들 데이터에 대하여 소정의 연산 처리를 실시하고 휘도 데이터 Y를 생성한다. 색 분리 회로(19)는 A/D 변환 회로(16)로부터 출력되는 화상 데이터 Y0(n)을 수신하고, 이 화상 데이터 Y0(n)으로부터 RGB 각 색의 색 성분 데이터 R'(n), G'(n), B'(n)을 분리하여 출력한다. 색 데이터 생성 회로(20)는 색 분리 회로(19)로부터 출력되는 각 색 성분 데이터 R'(n), G'(n), B'(n)을 취득함과 함께, 휘도 데이터 생성 회로(18)로부터 휘도 데이터 Y를 취득하고, 색차 신호 U, V를 생성한다. 색 데이터 생성 회로(20)는 색 성분 데이터 R'(n)으로부터 휘도 데이터 Y를 차감함으로써 색차 신호 U를 생성함과 함께, 색 성분 데이터 B'(n)으로부터 휘도 데이터 Y를 차감함으로써 색차신호 V를 생성한다. 또한, 색 데이터 생성 회로(20)는 생성된 색차 신호 U, V 뿐만 아니라, 색 분리 회로(19)로부터 출력되는 색 성분 데이터 R'(n), G'(n), B'(n)도 색차 신호 U, V와 동시에 출력한다. 셀렉터(21)는 휘도 데이터 생성 회로(18) 및 색 데이터 생성 회로(20)로부터 출력되는 각 데이터를 취득하고, 데이터의 수신인측의 요망에 따라 선택적으로 출력한다.
또한, 디지털 신호 처리 회로(17)에는 상술한 회로 이외에 노광 제어 회로나 화이트 밸런스 제어 회로(도시하지 않음)가 제공된다. 예를 들면, 노광 제어 회로에서는 고체 촬상 소자(11)의 노광 상태에 따라 정보 전하의 축적 시간의 신축 제어를 행함과 함께, 통상의 동작 모드와 증감 동작 모드의 전환도 행한다. 한편, 화이트 밸런스 제어 회로에서는 각 색 성분 데이터에 대하여 각각 고유의 이득 계수를 승산하여 서로 밸런스를 조정하고, 재생 화상의 색 재현성을 향상시키고 있다. 통상, 화이트 밸런스 제어에서는 1 화면 내지 복수 화면 단위로 각 색 성분 데이터를 적분하고, 이들 각 색 성분 데이터의 적분값이 각각 동일하게 되도록 피드백 제어가 행해진다.
계속해서, 도 2 내지 도 5를 참조하여, 증감 동작 모드에서의 도 1의 촬상 장치의 동작을 설명한다. 도 2는 고체 촬상 소자(11)의 동작을 나타내는 타이밍도이다. 또한, 이 도면에서, 프레임 전송 클럭 φf, 라인 전송 클럭 φv 및 수평 전송 클럭 φh는 각각 다상의 클럭 펄스이지만, 여기서는 다상 중 1개를 대표 클럭 펄스로서 나타낸다.
배출 클럭 φb는 예를 들면, 고체 촬상 소자(11)가 종형 오버플로우 드레인구조를 갖는 경우, 기판측의 전위를 일시적으로 고전위측으로 상승시키고, 촬상부(11i)에 축적되는 정보 전하를 기판측에 배출한다. 프레임 전송 클럭 φf는 수직 주사 기간 1V의 블랭킹 기간에서 클럭킹하도록 생성되며, 촬상부(11i)에 축적되는 1 화면분의 정보 전하를 축적부(11v)에 고속으로 출력한다. 고체 촬상 소자(11)에서는, 전술한 배출 클럭 φb가 상승되고 나서, 이 프레임 전송 클럭 φf의 클럭킹이 개시되기까지의 기간 L이 촬상부(11i)에서의 정보 전하의 축적 기간으로 된다.
라인 전송 클럭 φv는 프레임 전송 클럭 φf에 대응하는 기간에서 프레임 전송 클럭 φf과 동일한 주기로 클럭킹되며, 촬상부(11i)로부터 고속으로 출력된 1 화면분의 정보 전하를 동일한 속도로 축적부(11v)에 순차적으로 축적한다. 또한, 라인 전송 클럭 φv는 촬상부(11i)로부터 정보 전하를 취득하는 기간을 제외한 기간에 클럭킹되며, 1회의 클럭킹에 의해, 축적부(11v)에 축적된 정보 전하가 순차적으로 1 수평 라인씩 수평 전송부(11h)로 출력된다. 여기서, 통상의 동작에서는 라인 전송 클럭 φv는 수평 동기 신호 HT에 따른 주기마다 1회씩 클럭킹되며, 1 수평 주사 기간마다 1 수평 라인만큼 축적부(11v)로부터 수평 전송부(11h)로 출력된다. 이것에 대하여, 증감 동작 모드에서는 라인 전송 클럭 φv는 도 2에 도시한 바와 같이, 수평 동기 신호 HT에 따르는 주기마다 2회씩 연속하여 클럭킹되며, 1 수평 주사 기간마다 2 수평 라인으로 축적부(11v)로부터 수평 전송부(11h)로 출력된다. 이 2 수평 라인의 전송 중, 수평 전송 클럭 φh는 클럭킹되지 않기 때문에, 축적부(11v)의 각 열로부터 판독된 2 화소의 정보 전하가 수평 전송부(11h)의 각비트로써 합성된다. 즉, 수평 전송부(11h) 상에 2개의 수평 라인을 합성한 합성 라인이 생성된다. 그리고 나서, 수평 전송 클럭 φh는 1 수평 주사 기간 내에서 클럭킹하도록 생성되며, 1 수평 기간 내에서 수평 전송부(11h)에 생성된 1개분의 합성 라인을 구성하는 정보 전하(합성 정보 전하)가 순차적으로 출력부(11d)에 출력된다.
도 3, 도 4는 각각 증감 동작 모드에서의 출력부(11d)에서의 리세트 동작, 샘플 홀드 회로(15a)에서의 샘플링 동작 및 A/D 변환 회로(16)에서의 동작을 나타내는 타이밍도이다.
도 3의 (a), 도 4의 (a)는 각각 수평 전송부(11h)로부터 출력부(11d)로 출력되는 합성 정보 전하를 나타낸다. 상술한 바와 같이, 축적부(11v)로부터 수평 전송부(11h)로의 판독 동작에서 수평 라인은 2개씩 합성되고, 순차적으로 1개의 합성 라인으로 된다. 도 3은 (n+1)번째의 수평 라인과 (n+2)번째의 수평 라인으로부터 생성된 홀수번째의 합성 라인을 수평 전송부(11h)에서 수평 전송하는 경우를 나타내고 있으며, 한편, 도 4는 (n+3)번째의 수평 라인과 (n+4)번째의 수평 라인으로부터 생성된 짝수번째의 합성 라인을 수평 전송부(11h)에서 수평 전송하는 경우를 나타내고 있다.
도 3의 (b), 도 4의 (b)는 각각 수평 전송 클럭 φh이다. 또한, 도 3의 (c), 도 4의 (c)는 각각 리세트 클럭 φr이다. 리세트 클럭 φr은 수평 전송부(11h)로부터 출력되는 정보 전하에 따라 충방전을 반복하는 출력부(11d)의 출력을 리세트한다. 이 리세트 클럭 φr은 통상, 수평 전송 클럭 φh와 일치하는주기로 설정된다. 이 때문에, 출력부(11d)에서는 통상의 동작 모드에서는 수평 전송부(11h)의 1 비트분의 정보 전하를 용량에 축적할 때마다 리세트 동작이 행해진다.
이것에 대하여 도 3의 (d), 도 4의 (d)에 나타내는 분주 리세트 클럭 φr'은 출력부(11d)의 리세트 동작을 간헐적으로 하여, 출력부(11d)에 복수 화소분의 정보 전하를 축적시킨다. 예를 들면, 본 장치에서는 분주 리세트 클럭 φr'의 주기는 수평 전송 클럭 φh의 2 주기로 설정된다. 또한, 그 위상은 도 3에 나타내는 홀수번째의 합성 라인과 도 4에 나타내는 짝수번째의 합성 라인에서 수평 전송 클럭 φh의 1 주기분이 어긋나 있다. 이 동작에서, 출력부(11d)에서의 전위 변화로서 추출되는 화상 신호 Y0(t)이 도 3의 (e), 도 4의 (e)에 나타나 있다.
예를 들면, 홀수번째 및 짝수번째 중 어느 합성 라인에서도, 수평 전송부(11h)에는 2 수평 라인을 합성한 합성 정보 전하, 즉, <R+G>, <G+B>가 교대로 축적된다(도 3의 (a), 도 4의 (a) 참조). 도 3에 나타내는 홀수번째의 합성 라인에서의 동작에서는 출력부(11d)에는 리세트 이후, 먼저, 수평 전송 클럭 φh에 응답하여 합성 정보 전하 <R+G>가 용량에 축적된다. 이것에 응답하여, 출력부(11d)의 출력측으로부터는 합성 정보 전하 <R+G>의 전하량에 따른 전압값이 화상 신호 Y0(t)으로서 출력된다. 계속해서, 다음 합성 정보 전하 <G+B>가 수평 전송부(11h)로부터 출력부(11d)에 전송되고, 출력부(11d)의 용량에는 수평 전송부(11h)의 2 비트분의 합성 정보 전하가 축적되게 된다. 이것에 의해, 출력부(11d)의 출력측으로부터는 <R+G> 및 <G+B>의 합계에 따른 전압값이 Y0(t)으로서 출력된다. 그리고, 2 비트분에 대응하는 전압값이 출력된 이후에, 분주 리세트 클럭 φr'에 의해 리세트 동작이 행해지고, 출력부(11d)의 출력측의 전위가 리세트 레벨로 리세트된다.
한편, 도 4에 나타내는 짝수번째의 합성 라인에서의 동작에서는, 출력부(11d)에는 리세트 이후, 먼저, 수평 전송 클럭 φh에 응답하여 합성 정보 전하 <G+B>가 용량에 축적된다. 이것에 응답하여, 출력부(11d)의 출력측으로부터는 합성 정보 전하 <G+B>의 전하량에 따른 전압값이 화상 신호 Y0(t)으로서 출력된다. 계속해서, 다음 합성 정보 전하 <R+G>가 수평 전송부(11h)로부터 출력부(11d)로 전송되며, 출력부(11d)의 용량에는 수평 전송부(11h)의 2 비트분의 합성 정보 전하가 축적되게 된다. 이것에 의해, 출력부(11d)의 출력측으로부터는 <R+G> 및 <G+B>의 합계에 따른 전압값이 Y0(t)으로서 출력된다. 그리고, 2 비트분에 대응하는 전압값이 출력된 이후, 분주 리세트 클럭 φr'에 의해 리세트 동작이 행해지며, 출력부(11d)의 출력측의 전위가 리세트 레벨로 리세트된다.
도 5는 제1 실시예에서의 정보 전하가 2행 합성되는 화소의 조합 및 근사적으로 나타내는 색 데이터를 나타내는 모식도이다.
이 도면에서는, 촬상부(11i)의 제(n+1)∼(n+4)행을 구성하는 각 화소의 색 감도가 R, G, B로 나타나 있다. 축적부(11v)로부터 수평 전송부(11h)로의 전송 동작에서 제(n+1)행 및 제(n+2)행을 합성함으로써, 도 3에 대응하는 홀수행의 합성행이 수평 전송부(11h)에 생성된다. 한편, 제(n+3)행 및 제(n+4)행을 합성함으로써, 도 4에 대응하는 짝수행의 합성행이 수평 전송부(11h)에 생성된다.
즉, 홀수행의 합성행에서는 화소 블록(50)으로부터 얻어지는 합성 정보 전하 <R+G>와, 화소 블록(51)으로부터 얻어지는 합성 정보 전하 <G+B>가 수평 전송부(11h)의 각 비트에 교대로 축적된다. 그리고, 도 3에 도시한 동작에 의해, 출력부(11d)에는 화소 블록(50)으로부터 얻어지는 합성 정보 전하 <G+B>와, 화소 블록(52)으로부터 얻어지는 합성 정보 전하 R+2G+B(<R+G> + <G+B>)가 분주 리세트 클럭 φr'에 동기하여 교대로 축적된다. 한편, 짝수행의 합성행에서는 화소 블록(53)으로부터 얻어지는 합성 정보 전하 <G+B>와, 화소 블록(54)으로부터 얻어지는 합성 정보 전하 <R+G>가 수평 전송부(11h)의 각 비트에 교대로 축적된다. 그리고, 도 4에 나타내는 동작에 의해, 출력부(11d)에는 화소 블록(53)으로부터 얻어지는 합성 정보 전하 <G+B>와, 화소 블록(55)으로부터 얻어지는 합성 정보 전하 R+2G+B(<R+G> + <G+B>)가 분주 리세트 클럭 φr'에 동기하여 교대로 축적된다.
도 3의 (f), 도 4의 (f)는 각각 샘플링 클럭 φs를 나타낸다. 상술한 바와 같이, 샘플링 클럭 φs는 수평 전송 클럭 φh와 동일한 주기로 생성되며, 샘플 홀드 회로(15a)는 이 클럭 φs에 동기하여 화상 신호 Y0(t)을 샘플링한다. 그 결과, 화상 신호 Y0(t)에 나타나는 합성 정보 전하 1 패킷분의 정보 전하량에 따른 전압값과 2 패킷분의 정보 전하량에 따른 전압값이 교대로 샘플링되며, 화상 신호 Y1(t)이 생성된다. 또한, 상술한 바와 같이, A/D 변환 회로(16)에 공급되는 A/D 변환용의 샘플링 클럭 DCK는 샘플링 클럭 φs와 마찬가지로, 수평 전송 클럭 φh와 동일한 주기로 설정되며, 이 클럭 DCK에 기초하여, A/D 변환 회로(16)는 아날로그 신호 Y1(t)을 디지털 신호 Y0(n)으로 변환한다. 도 3의 (g), 도 4의 (g)는 각각A/D 변환 회로(16)로부터 출력되는 화상 신호 Y0(n)을 나타낸다.
그 결과, 도 3에 나타내는 홀수번째의 합성 라인에서는 A/D 변환 회로(16)로부터, 합성 정보 전하량 <R+G>에 따른 데이터 D(R+G)(화소 블록(50)에 따른 화상 정보)와 합성 정보 전하량(<R+G> + <G+B>)(즉, 전하량 <R+2G+B>)에 따른 데이터 D(R+2G+B)(화소 블록(52)에 대응하는 화상 정보)가 교대로 화상 신호 Y0(n)으로서 출력된다. 한편, 도 4에 나타내는 짝수번째의 합성 라인에서는 A/D 변환 회로(16)로부터, 합성 정보 전하량 <G+B>에 따른 데이터 D(G+B)(화소 블록(53)에 대응하는 화상 정보)와, 합성 정보 전하량(<R+G> + <G+B>)에 따른 데이터 D(R+2G+B)(화소 블록(55)에 대응하는 화상 정보)가 교대로 화상 신호 Y0(n)으로서 출력된다.
증감 동작 모드에서, 휘도 데이터 생성 회로(18)는 A/D 변환 회로(16)로부터 출력되는 화상 데이터 Y0(n)을 취득하여, 휘도 데이터 Y를 생성한다. 이 휘도 데이터 생성 회로(18)에서는 예를 들면, D(R+G), D(R+2G+B), D(G+B), D(R+2G+B)를 가산하고, 이 가산 데이터의 평균값을 산출하여 휘도 데이터 Y로 한다. 이 휘도 데이터 Y는 정보 전하를 합성하여 얻어진 것이며, 낮은 조도의 촬상 조건하에서 큰 신호 레벨을 얻을 수 있다. 따라서, 이것을 휘도 신호로서 이용함으로써, 촬상 장치의 감도를 향상할 수 있다.
한편, 색 분리 회로(19)에서는, 적색 성분을 근사적으로 나타내는 데이터로서, 도 5에 도시한 바와 같이, 화상 데이터 Y0(n) 중의 데이터 D(R+G)를 색 성분 데이터 R'(n)으로 함과 함께, 청색 성분을 근사적으로 나타내는 데이터로 하며, 화상 신호 Y0(n) 중의 데이터 D(G+B)를 색 성분 데이터 B'(n)으로 한다. 또한, 색분리 회로(19)에서는 홀수번째의 합성 라인에 포함되는 D(R+2G+B)와, 짝수번째의 합성 라인에 포함되는 D(R+2G+B)를 가산하여, 예를 들면 1/4배 하고, 이렇게 하여 생성되는 데이터 D(1/2·R+G+1/2·B)를 녹색 성분을 근사적으로 나타내는 녹색 성분 데이터 G'(n)으로 한다. 또, 이 색 분리 회로(19)는 휘도 데이터 생성 회로(18)와 마찬가지로, 라인 메모리를 내장하고 있어서, 예를 들면, R+G 및 R+2G+B의 화상 정보를 포함하는 라인이 취득될 때, 라인 메모리에 저장되는 다른 라인의 화상 정보에 기초하여, 취득된 라인에는 존재하지 않는 G+B의 화상 정보를 보간하도록 하고 있다.
본 실시예에서는 수직 시프트 레지스터로부터 수평 레지스터로의 전송 과정에서 정보 전하를 2행씩 합성하고 있지만, 이것에 한하지 않고 몇 행을 합성하여도 된다. 또한, 분주 리세트 클럭 φr'의 분주는 1/2로 제한하지 않으며, 리세트 동작 주기를 몇배로 하여도 된다. 물론, 행 합성을 하지 않고도 분주 리세트 클럭 φr'만 복수배 주기로 하여도 되며, 또한 행 합성만 하고 분주 리세트 클럭 φr'은 1배 주기이어도 된다.
도 6은 제2 실시예에서의 정보 전하가 3행 합성되는 화소의 조합 및 근사적으로 나타내는 색 데이터를 나타내는 모식도를 도시한다. 이들은 3행 합성으로 하고 리세트는 3배 주기로 한 실시예이다.
이 도면에서는 촬상부(11i)의 제(n+1)∼(n+6)행을 구성하는 각 화소의 색 감도가 R, G, B로 나타나 있다. 축적부(11v)로부터 수평 전송부(11h)로의 전송 동작에서 제(n+1)행 ~ 제(n+3)행을 합성함으로써, 3행마다의 합성행이 수평전송부(11h)에 생성된다. 한편, 제(n+4)행 및 제(n+6)행을 합성함으로써, 3행째의 합성행이 수평 전송부(11h)에 생성된다.
즉, 제(n+1)행~제(n+3)행에서는 화소 블록(60)으로부터 얻어지는 합성 정보 전하 <R+2G>와, 화소 블록(61)으로부터 얻어지는 합성 정보 전하 <G+2B>와, 화소 블록(62)으로부터 얻어지는 합성 정보 전하 <R+2G>가 수평 전송부(11h)의 각 비트에 축적된다. 그리고, 분주 리세트 클럭 φr'으로 리세트한 이후, 출력부(11d)에는 화소 블록(60)으로부터 얻어지는 합성 정보 전하 <R+2G>와, 화소 블록(61)으로부터 얻어지는 누적된 합성 정보 전하 R+3G+2B와, 화소 블록(62)으로부터 얻어지는 누적된 합성 정보 전하 2R+5G+2B가 축적된다. 계속해서, 분주 리세트 클럭 φr'으로 리세트한 이후, 마찬가지로 합성 정보 전하 <G+2B>, <R+3G+2B>, <2R+4G+4B>가 순차적으로 축적된다.
한편, 제(n+4)행 및 제(n+6)행에서는 화소 블록(64)으로부터 얻어지는 합성 정보 전하 <2R+G>와, 화소 블록(65)으로부터 얻어지는 합성 정보 전하 <2G+B>와, 화소 블록(66)으로부터 얻어지는 합성 정보 전하 <2R+G>가 수평 전송부(11h)의 각 비트에 교대로 축적된다. 그리고, 분주 리세트 클럭 φr'으로 리세트한 이후, 출력부(11d)에는 화소 블록(64)로부터 얻어지는 합성 정보 전하 <2R+G>가, 화소 블록(65)으로부터 얻어지는 누적된 합성 정보 전하 2R+3G+B와, 화소 블록(66)으로부터 얻어지는 누적된 합성 정보 전하 4R+4G+B가 축적된다. 계속해서, 분주 리세트 클럭 φr'으로 리세트한 이후, 마찬가지로 합성 정보 전하 <2G+B>, <2R+3G+B>, <2R+5G+2B>가 순차적으로 축적된다.
샘플링 홀드 회로(15), A/D 변환 회로(16)를 통과하여, 색 분리 회로(19)에서는, 적색 성분을 근사적으로 나타내는 데이터로서, 도 6에 도시한 바와 같이, 화상 데이터 Y0(n) 중의 데이터 D(2R+G)를 색 성분 데이터 R'(n)으로 함과 함께, 청색 성분을 근사적으로 나타내는 데이터로서, 화상 신호 Y0(n) 중의 데이터 D(G+2B)를 색 성분 데이터 B'(n)으로 한다. 또한, 색 분리 회로(19)에서는 제(n+1)행 ~ 제(n+3)의 합성 라인에 포함되는 D(2R+5G+2B)와 제(n+4)행 및 제(n+6)행의 합성 라인에 포함되는 D(2R+5G+2B)를 가산하여, 예를 들면 1/3배 하고, 이렇게 하여 생성되는 데이터 D(2/3·R+5/3G+2/3·B)를 녹색 성분을 근사적으로 나타내는 녹색 성분 데이터 G'(n)으로 한다.
도 7은 제3 실시예에서의 정보 전하가 4행 합성되는 화소의 조합 및 근사적으로 나타내는 색 데이터를 나타내는 모식도이다. 이들은 4행 합성으로 하여 리세트 4배 주기로 한 실시예이다.
이 도면에서는 촬상부(11i)의 제(n+1)∼(n+8)행을 구성하는 각 화소의 색 감도가 R, G, B로 나타나 있다. 축적부(11v)로부터 수평 전송부(11h)로의 전송 동작에서 제(n+1)행 ~ 제(n+4)행을 합성함으로써, 4행마다의 합성행이 수평 전송부(11h)에 생성된다. 한편, 제(n+5)행 및 제(n+8)행을 합성함으로써, 4 행마다의 합성행이 수평 전송부(11h)에 생성된다.
즉, 제(n+1)행 ~ 제(n+4)행에서는 화소 블록(70)으로부터 얻어지는 합성 정보 전하 <2R+2G>와, 화소 블록(71)으로부터 얻어지는 합성 정보 전하 <2G+2B>와, 화소 블록(72)으로부터 얻어지는 합성 정보 전하 <2R+2G>와, 화소 블록(73)으로부터 얻어지는 합성 정보 전하 <2G+2B>가 수평 전송부(11h)의 각 비트에 축적된다. 그리고, 출력부(11d)에는 화소 블록(70)으로부터 얻어지는 합성 정보 전하 <2R+2G>와, 화소 블록(71)으로부터 얻어지는 누적된 합성 정보 전하 2R+4G+2B와, 화소 블록(72)으로부터 얻어지는 누적된 합성 정보 전하 4R+6G+2B와, 화소 블록(73)으로부터 얻어지는 누적된 합성 정보 전하 4R+8G+4B가 분주 리세트 클럭 φr'에 동기하여 축적된다.
한편, 제(n+5)행 및 제(n+8)행에서는 화소 블록(75)으로부터 얻어지는 합성 정보 전하 <2G+2B>와, 화소 블록(76)으로부터 얻어지는 합성 정보 전하 <2R+2G>와, 화소 블록(77)으로부터 얻어지는 합성 정보 전하 <2G+2B>와, 화소 블록(78)으로부터 얻어지는 합성 정보 전하 <2R+2G>가 수평 전송부(11h)의 각 비트에 교대로 축적된다. 그리고, 출력부(11d)에는 화소 블록(75)으로부터 얻어지는 합성 정보 전하 <2G+2B>와, 화소 블록(76)으로부터 얻어지는 누적된 합성 정보 전하 2R+4G+2B와, 화소 블록(77)으로부터 얻어지는 누적된 합성 정보 전하 2R+6G+4B와, 화소 블록(78)으로부터 얻어지는 누적된 합성 정보 전하 4R+8G+4B가 분주 리세트 클럭 φr'에 동기하여 축적된다.
샘플링 홀드 회로(15), A/D 변환 회로(16)를 통과하여, 색 분리 회로(19)에서는, 적색 성분을 근사적으로 나타내는 데이터로서, 도 7에 도시한 바와 같이, 화상 데이터 Y0(n) 중의 데이터 D(4R+6G+2B)를 1/6배 하고, 데이터 D(2/3·R+G+1/3·B)를 색 성분 데이터 R'(n)으로 함과 함께, 청색 성분을 근사적으로 나타내는 데이터로 하며, 화상 신호 Y0(n) 중의 데이터 D(2R+6G+4B)를 1/6배 하고 데이터 D(1/3·R+G+2/3·B)를 색 성분 데이터 B'(n)으로 한다. 또한, 색 분리 회로(19)에서는 제(n+1)행 ~ 제(n+4)의 합성 라인에 포함되는 D(4R+8G+4B)와 제(n+5)행 및 제(n+8)행의 합성 라인에 포함되는 D(4R+8G+4B)를 가산하여, 예를 들면 1/16배 하고, 이렇게 하여 생성되는 데이터 D(1/2·R+G+1/2·B)를 녹색 성분을 근사적으로 나타내는 녹색 성분 데이터 G'(n)으로 한다. 기본적으로, 녹색 성분의 화소 면적이 많아지기 때문에, 근사색을 나타낼 때 적색 성분이나 청색 성분을 우선하는 처리를 행하고 있다. 이상의 실시예에서는, 적, 녹, 청의 각 색 성분을 나타내는 전하량의 비율이 다른 합성 정보 전하로부터 근사적으로 각 색 성분 신호를 생성하는 예를 나타내었다. 그러나, 이것에 한하지 않고, 각 색 성분을 나타내는 전하량의 비율이 다른 합성 정보 전하로부터 연산에 의해 충실한 색 성분 신호를 생성할 수도 있다.
이와 관련하여, 촬상 장치는 정규 촬영에서는 스트로브를 점등함으로써, 통상의 동작 모드에서 충분한 감도를 얻을 수 있으며, 밝고 또한 고해상도의 화상을 얻을 수 있다. 이에 대하여, 증감 동작 모드는 특히, 플래시 등을 이용하지 않고 촬영하는 경우, 예를 들면, 정규 촬영 전에 피사체를 정하기 위해 뷰 파인더에 나타내는 화상을 얻는 경우에 이용되는 것이다. 즉, 증감 동작 모드는 오로지 피사체를 보기 어려운 낮은 조도 하에서, 가상으로 피사체의 화상을 포착하기 위해서 이용되는 것이기 때문에, 화소 합성에 의한 해상도의 저하 및 색 밸런스의 부정확도는 허용될 수 있다. 이와 같이, 증감 동작 모드에서 얻어진 색 성분 데이터 R'(n), G'(n), B'(n)을 그대로 휘도 신호, 색차 신호의 생성에 이용함으로써, 고체촬상 소자의 디바이스 구조의 변경을 수반하지 않고 감도가 향상된 화상 정보를 얻을 수 있다. 이것에 의해, 비용 증대가 억제되며, 특히 휴대 전화 등의 소형 장치로의 탑재가 용이해진다.
한편, 색 성분 데이터 R'(n), G'(n), B'(n)에 대한 색 밸런스를 보정하는 회로를 제공하여, 보다 자연스러운 색에 가까운 컬러 표시를 행하도록 구성할 수도 있다.
또한, 본 실시예에서는 프레임 트랜스퍼형의 고체 촬상 소자를 이용하는 촬상 장치를 예시하였지만, 본 발명은 이것에 한정되는 것이 아니다. 예를 들면, 인터 라인형이나 프레임 인터 라인형의 고체 촬상 소자를 이용한 촬상 장치이어도 충분히 적용하는 것이 가능하다.
본 발명에 따르면, 모자이크형의 컬러 필터를 이용한 고체 촬상 소자를 이용한 촬상 장치에서, 비용 증대를 방지하면서 감도의 향상 및 색 정보의 취득이 가능하다.

Claims (4)

  1. 홀수행에서 제1 색 성분 및 제2 색 성분이 교대로 대응되며, 짝수행에서 상기 제2 색 성분 및 제3 색 성분이 교대로 대응되는 복수의 수광 화소에 복수의 수직 시프트 레지스터가 접속되며, 이들 복수의 수직 시프트 레지스터의 각 출력이 수평 시프트 레지스터의 각 비트에 접속됨과 함께, 상기 수평 시프트 레지스터의 출력이 출력부에 접속되는 고체 촬상 소자와,
    상기 복수의 수광 화소에 축적된 정보 전하를 상기 복수의 수직 시프트 레지스터로부터 상기 수평 시프트 레지스터에 전송함과 함께, 이 전송 과정에서 상기 정보 전하를 k행(k는 자연수)씩 합성하고, 상기 제1 및 제2 색 성분이 합성된 제1 합성 전하와 상기 제2 및 제3 색 성분이 합성된 제2 합성 전하를 상기 수평 시프트 레지스터의 각 비트에 교대로 축적하고, 상기 수평 시프트 레지스터로부터 1 비트 단위로 전송되는 상기 제1 및 제2 합성 전하를 상기 출력부에 m 비트분(m은 자연수, 단, k 또는 m 중 한쪽은 2이상임) 누적하여 축적시키고, 상기 제1 ~ 제3 색 성분이 제1 비율로 합성된 제1 출력과, 상기 제1 ~ 제3 색 성분이 제2 비율로 합성된 제2 출력과, 상기 제1 ~ 제3 색 성분이 제3 비율로 합성된 제3 출력을 얻는 구동 회로와,
    상기 고체 촬상 소자의 출력을 샘플링하여, 상기 제1 출력에 따른 제1 화상 신호와, 상기 제2 출력에 따른 제2 화상 신호와, 상기 제3 출력에 따른 제3 화상 신호를 추출하는 샘플 홀드 회로와,
    상기 샘플 홀드 회로에서 추출된 화상 신호에 대하여 소정의 신호 처리를 실시하는 신호 처리 회로
    를 포함하며,
    상기 신호 처리 회로는 상기 제1 ~ 제3 화상 신호로부터 상기 제1 ~ 제3 색 성분을 나타내는 색 성분 신호를 생성하는 것을 특징으로 하는 촬상 장치.
  2. 홀수행에서 제1 색 성분 및 제2 색 성분이 교대로 대응되며, 짝수행에서 상기 제2 색 성분 및 제3 색 성분이 교대로 대응되는 복수의 수광 화소에 복수의 수직 시프트 레지스터가 접속되며, 이들 복수의 수직 시프트 레지스터의 각 출력이 수평 시프트 레지스터의 각 비트에 접속됨과 함께, 상기 수평 시프트 레지스터의 출력이 출력부에 접속되는 고체 촬상 소자와,
    상기 복수의 수광 화소에 축적된 정보 전하를 상기 복수의 수직 시프트 레지스터로부터 상기 수평 시프트 레지스터에 전송함과 함께, 이 전송 과정에서 상기 정보 전하를 k행(k는 자연수)씩 합성하고, 상기 제1 및 제2 색 성분이 합성된 제1 합성 전하와 상기 제2 및 제3 색 성분이 합성된 제2 합성 전하를 상기 수평 시프트 레지스터의 각 비트에 교대로 축적하며, 상기 수평 시프트 레지스터로부터 1 비트 단위로 전송되는 상기 제1 및 제2 합성 전하를 상기 출력부에 m 비트분(m은 자연수, 단, k 또는 m 중 한쪽은 2이상임) 누적하여 축적시키고, 상기 제1 ~ 제3 색 성분이 제1 비율로 합성된 제1 출력과, 상기 제1 ~ 제3 색 성분이 제2 비율로 합성된 제2 출력과, 상기 제1 ~ 제3 색 성분이 제3 비율로 합성된 제3 출력을 얻는 구동회로와,
    상기 고체 촬상 소자의 출력을 샘플링하여, 상기 제1 출력에 따른 제1 화상 신호와, 상기 제2 출력에 따른 제2 화상 신호와, 상기 제3 출력에 따른 제3 화상 신호를 추출하는 샘플 홀드 회로와,
    상기 샘플 홀드 회로에서 추출된 화상 신호에 대하여 소정의 신호 처리를 실시하는 신호 처리 회로
    를 포함하며,
    상기 신호 처리 회로는 상기 제1 ~ 제3 화상 신호로부터 상기 제1 ~ 제3 색 성분 중 적어도 하나의 색 성분을 근사적으로 나타내는 색 성분 신호를 생성하는 것을 특징으로 하는 촬상 장치.
  3. 홀수행에서 제1 색 성분 및 제2 색 성분이 교대로 대응되며, 짝수행에서 상기 제2 색 성분 및 제3 색 성분이 교대로 대응되는 복수의 수광 화소에 복수의 수직 시프트 레지스터가 접속되며, 이들 복수의 수직 시프트 레지스터의 각 출력이 수평 시프트 레지스터의 각 비트에 접속됨과 함께, 상기 수평 시프트 레지스터의 출력이 출력부에 접속되는 고체 촬상 소자와,
    상기 복수의 수광 화소에 축적된 정보 전하를 상기 복수의 수직 시프트 레지스터로부터 상기 수평 시프트 레지스터에 전송함과 함께, 이 전송 과정에서 상기 정보 전하를 2행씩 합성하고, 상기 제1 및 제2 색 성분이 합성된 제1 합성 전하와 상기 제2 및 제3 색 성분이 합성된 제2 합성 전하를 상기 수평 시프트 레지스터의각 비트에 교대로 축적하며, 상기 수평 시프트 레지스터로부터 1 비트 단위로 전송되는 상기 제1 및 제2 합성 전하를 상기 출력부에 2 비트분 누적하여 축적시키고, 상기 제1 합성 전하 또는 제2 합성 전하의 전하량에 따른 제1 출력과, 상기 제1 합성 전하 및 제2 합성 전하를 합성한 전하량에 따른 제2 출력을 얻는 구동 회로와,
    상기 고체 촬상 소자의 출력을 샘플링하여, 상기 제1 출력에 따른 제1 화상 신호와, 상기 제2 출력에 따른 제2 화상 신호를 추출하는 샘플 홀드 회로와,
    상기 샘플 홀드 회로에서 추출된 화상 신호에 대하여 소정의 신호 처리를 실시하는 신호 처리 회로
    를 포함하며,
    상기 신호 처리 회로는 상기 제1 화상 신호로부터 상기 제1 또는 제3 색 성분을 근사적으로 나타내는 제1 색 성분 신호를 생성함과 함께, 상기 제2 화상 신호로부터 상기 제2 색 성분을 근사적으로 나타내는 제2 색 성분 신호를 생성하는 것을 특징으로 하는 촬상 장치.
  4. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제1 내지 제3 색 성분은 적색, 녹색, 청색으로 이루어지는 광의 3원색이고, 상기 제2 색 성분이 녹색인 것을 특징으로 하는 촬상 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050195289A1 (en) * 2003-09-12 2005-09-08 Jacobs William S. Solid-state area image sensor readout methods for illuminat discrimination and automatic white balance in digital cameras
US7385638B2 (en) * 2004-04-28 2008-06-10 Eastman Kodak Company Image sensor for still or video photography
JP4759293B2 (ja) * 2005-03-15 2011-08-31 キヤノン株式会社 撮像素子
JP5039966B2 (ja) * 2005-07-05 2012-10-03 国立大学法人東京工業大学 画素混合方法
JP5011519B2 (ja) 2005-07-05 2012-08-29 国立大学法人東京工業大学 固体撮像素子の信号読み出し方法及び画像信号処理方法
CN101400002A (zh) * 2007-09-24 2009-04-01 鸿富锦精密工业（深圳）有限公司 立体影像装置
US8081235B2 (en) * 2007-11-12 2011-12-20 Canon Kabushiki Kaisha Image pickup apparatus and flicker detection method therefor
JP5721994B2 (ja) 2009-11-27 2015-05-20 株式会社ジャパンディスプレイ 放射線撮像装置
CN102959959B (zh) * 2011-03-30 2016-02-24 富士胶片株式会社 固态成像装置驱动方法、固态成像装置及成像设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5018135A (ko) * 1973-06-20 1975-02-26
US5392070A (en) * 1991-11-26 1995-02-21 Kabushiki Kaisha Toshiba Apparatus for correcting faulty pixel signals by replacing the faulty pixel signals with normal pixel signals
US6493025B1 (en) * 1995-10-05 2002-12-10 Sanyo Electronic Co., Ltd. Image sensing system equipped with interface between image sensing apparatus and computer machinery
EP0774865A3 (en) * 1995-11-17 2000-06-07 SANYO ELECTRIC Co., Ltd. Video camera with high speed mode
JPH09247689A (ja) * 1996-03-11 1997-09-19 Olympus Optical Co Ltd カラー撮像装置
JP3384673B2 (ja) * 1996-03-12 2003-03-10 三洋電機株式会社 ディジタルビデオカメラ
US5926215A (en) * 1996-10-17 1999-07-20 Eastman Kodak Company Fast readout of a color image sensor
US6677998B1 (en) * 1999-01-25 2004-01-13 Fuji Photo Film Co., Ltd. Solid-state electronic image sensing device and method of controlling operation of same
US6992714B1 (en) * 1999-05-31 2006-01-31 Canon Kabushiki Kaisha Image pickup apparatus having plural pixels arranged two-dimensionally, and selective addition of different pixel color signals to control spatial color arrangement
US6952228B2 (en) * 2000-10-13 2005-10-04 Canon Kabushiki Kaisha Image pickup apparatus
US7139028B2 (en) * 2000-10-17 2006-11-21 Canon Kabushiki Kaisha Image pickup apparatus
JP2002344982A (ja) * 2001-05-18 2002-11-29 Sanyo Electric Co Ltd 固体撮像素子及びその駆動方法
JP3877565B2 (ja) * 2001-10-04 2007-02-07 松下電器産業株式会社 撮像装置

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