KR20040004040A

KR20040004040A - 하나의 제어 회로에서 복수의 서로 다른 임피던스를제어하는 임피던스 제어 회로

Info

Publication number: KR20040004040A
Application number: KR1020030014205A
Authority: KR
Inventors: 오시타다케시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2002-07-01
Filing date: 2003-03-07
Publication date: 2004-01-13
Also published as: KR100473260B1; JP4212309B2; JP2004040332A; US6815979B2; US20040000926A1

Abstract

본 발명은, 동일한 반도체 집적 회로 상에서, 유일한 제어 회로로 복수의 서로 다른 임피던스에 대해서 제어를 실행하는 임피던스 제어 회로를 얻는 것을 목적으로 하는 것으로서, 복수의 참조 전압(13-1, 13-2)을 선택하여 출력하는 참조 전압 선택 회로(참조 전압 전환기(4))와, 가변 저항 소자(6)와, 참조 전압 선택 회로(4)로부터 출력되는 참조 전압을 받는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력의 전압을 비교하는 비교기(5)와, 비교기(5)로부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1, 9-2)를 설정하는 제어 회로(3)를 갖는다.

Description

하나의 제어 회로에서 복수의 서로 다른 임피던스를 제어하는 임피던스 제어 회로{IMPEDANCE CONTROL CIRCUIT FOR CONTROLLING MULTIPLE DIFFERENT IMPEDANCES WITH SINGLE CONTROL CIRCUIT}

본 발명은 반도체 집적 회로 상의 I/0 회로에 있어서, 임피던스를 제어하는 임피던스 회로에 관한 것이다.

디지털 회로의 고속화에 의해, 고속 또한 소진폭의 신호 전송이 필수로 되어 있다. 고속인 신호 전달에 있어서는, 전송선의 임피던스와 송신·수신 회로의 임피던스를 정합시키는 것에 의해, 반사를 감소시켜, 불필요한 잡음을 발생시키지 않도록 해야 한다.

또한, 신호열의 차이에 의한 전송 특성의 변화가 현저하게 되어, 전송이 곤란하게 되고있다. 이것을 보정하기 위해서, I/O 회로의 임피던스를 동적으로 변화시켜, 전송 특성을 양호한 상태로 유지하는 것이 실행되고 있다.

또한, 각종 I/0 규격에 있어서도, 전류/전압 규격을 한층 더 엄격하게 하는것으로, 고속 전송을 보증하게 되고 있다.

이상의 이유로부터, 다른 임피던스 내지 전류 전압 특성을 제어하는 회로가 필수로 되고있다. 또한, 동일한 반도체 집적 회로 상에 이들이 혼재하거나, 또는 동일한 회로에 있어서도 임피던스 내지 전류 전압 특성을 정적 또는 동적으로 전환해야 한다.

도 15는, 예컨대, 일본 특허 공개 평성 제11-234110호 공보에 기재된 종래의 임피던스 제어 회로를 나타내는 도면이고, 도 15에 있어서, 참조 부호 1은 LSI이며, 참조 부호 2는 임피던스 제어 회로이며, 참조 부호 3은 제어 회로이며, 참조 부호 5는 아날로그 비교기이다. 참조 부호 6은 채널 폭이 가변인 MOS 트랜지스터(이하, 「가변W MOS」라고 함)이며, 도 15에서는 한 개의 MOS 트랜지스터로서 나타내어지고 있지만, 복수의 MOS 트랜지스터가 병렬로 접속되어 있고, 각 MOS 트랜지스터를 도통 및 비도통(ON/OFF) 중 어느 하나로 제어하며, 도통 상태로 제어된 MOS 트랜지스터의 채널 폭의 합계가 전체의 채널 폭이 되도록 하여, 채널 폭을 가변으로 하고 있다. 참조 부호 7은 카운터이며, 참조 부호 8은 레지스터이며, 참조 부호 9는 출력 회로이며, 참조 부호 10 및 참조 부호 11은 접속 단자(이하, 「PAD」라고 함)이며, 참조 부호 12는 참조 저항(이하, 「R_ref」라고 함)이며, 참조 부호 13은 참조 전압(이하, 「C_alV_ref」라고 함)이며, 참조 부호 20은 전원 전압(이하, 「V_dd」라고 함)이다.

다음에, 동작에 대하여 설명한다.

종래의 임피던스 제어 회로에서는, 도 15에 나타내는 바와 같이, 참조 전압(C_alVref)(13)에, 참조 저항(R_ref)(12) 및 가변W MOS(6)의 저항의 비로 결정되는 전압이 일치하도록 가변W MOS(6)의 저항이 결정되는 구성의 회로가 사용되고 있었다.

제어 회로(3)는 카운터(7)를 내장하고 있고, 일정한 타이밍에서 N_code를 순차적으로 변화시킨다. N_code에 의해, 가변W MOS(6)는,

W_eff=W_u×N_code

W_u: 채널 폭 변화의 단위

N_code: ON/OFF하는 MOS의 개수

로 되도록 N_code를 제어한다.

도 16은 종래의 임피던스 제어 회로의 동작 원리를 나타내는 도면이다. R_ref(12)와 가변W MOS(6)을 접속하는 노드의 전위는 N_code에 따라서 변화되고, 참조 전압 C_alV_ref(13)의 전압값을 통과한 시점에서, 아날로그 비교기(5)의 출력이 변화된다.

도 17은 종래의 임피던스 제어 회로의 동작 타이밍을 나타내는 도면이다. 제어 회로(3)는 아날로그 비교기(5)의 출력을 모니터링하여, 아날로그 비교기(5)의 출력이 변화되었을 때(즉, R_ref(12)와 가변W MOS(6)의 분압이 C_alV_ref(13)가 되었을때)의 N_code를 레지스터(8)에 보존하고, 모든 출력 회로(9)는 보존된 N_code가 입력되면 같은 저항값으로 된다.

이 구성에 의해, MOS의 저항을 R_m이라고 하면,

으로 되도록, 반도체 집적 회로(LSI1) 전체의 출력 회로(9)의 저항이 제어되게 된다. 또, 본 명세서 중에서는, 전압을 나타내는 기호를 그 전압의 전압값(단위: V)으로서, 저항을 나타내는 기호를 그 저항의 저항값(단위 : Ω)으로서, 각각 수학식에서 사용한다.

이상과 같이, 종래의 임피던스 제어 회로에 의해 반도체 집적 회로 상의 모든 출력 회로(9)의 임피던스를 동일한 것으로 할 수 있지만, 이하와 같은 제약이 있다.

(A) 단일 참조 전압을 사용하고, 동일한 임피던스로 제어된다.

(B) R_m(가변W MOS(6)의 저항)과 R_ref(12)는 동일한 값이고, C_alV_ref(13)는 V_dd/2로 설정된다.

종래의 임피던스 제어 회로는 이상과 같이 구성되어 있기 때문에, (1) 동일 칩 상에서, 서로 다른 임피던스로 제어하려는 경우, 복수의 제어하고자 하는 임피던스의 개수만큼 제어 회로를 탑재해야 하고, (2) 칩 이외에 상당수의 참조 저항을 접속해야 하며, 접속된 참조 저항의 값 이외로 제어할 수는 없고, 또한 (3) 기생 저항과 MOS에 의한 성분을 분리할 수가 없다고 하는 문제가 있었다.

본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 동일한 반도체 집적 회로 상에서, 유일한 제어 회로로 복수의 다른 임피던스에 대하여 제어를 실행하는 임피던스 제어 회로를 얻는 것을 목적으로 한다.

또한, 본 발명은 외부에 접속되는 참조 저항의 개수를 감소시킨 임피던스 제어 회로를 얻는 것을 목적으로 한다.

또한, 본 발명은 복수의 바이어스 점(点)에서 MOS + 저항 전체의 저항값을 측정하고, 그 결과를 바탕으로, 기생 저항 내지 직렬 저항의 기여와 MOS의 기여를 분리함으로써 최적의 제어를 실행하는 임피던스 제어 회로를 얻는 것을 목적으로 한다.

또한, 본 발명은 임피던스의 측정 결과에 대하여 연산 처리를 실행함으로써, 임의의 저항값을 제어하는 임피던스 제어 회로를 얻는 것을 목적으로 한다.

또한, 본 발명은 참조 전압을 내장함으로써, 핀 수를 삭감한 임피던스 제어 회로를 얻는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1의 임피던스 제어 회로를 나타내는 도면,

도 2는 본 발명의 실시예 1의 임피던스 제어 회로의 동작 원리를 나타내는 도면,

도 3은 본 발명의 실시예 1의 임피던스 제어 회로의 동작 타이밍을 나타내는 도면,

도 4는 본 발명의 실시예 2의 임피던스 제어 회로를 나타내는 도면,

도 5는 본 발명의 실시예 2의 임피던스 제어 회로의 동작 타이밍을 나타내는 도면,

도 6은 본 발명의 실시예 3의 임피던스 제어 회로를 나타내는 도면,

도 7은 본 발명의 실시예 4의 임피던스 제어 회로를 나타내는 도면,

도 8은 본 발명의 실시예 5의 임피던스 제어 회로를 나타내는 도면,

도 9는 본 발명의 실시예 5의 임피던스 제어 회로의 동작을 나타내는 흐름도,

도 10은 본 발명의 실시예 5의 임피던스 제어 회로의 특성을 나타내는 도면,

도 11은 본 발명의 실시예 6의 임피던스 제어 회로를 나타내는 도면,

도 12는 본 발명의 실시예 7의 임피던스 제어 회로를 나타내는 도면,

도 13은 본 발명의 실시예 7의 임피던스 제어 회로의 특성을 나타내는 도면,

도 14는 본 발명의 실시예 8의 임피던스 제어 회로를 나타내는 도면,

도 15는 종래의 임피던스 제어 회로를 나타내는 도면,

도 16은 종래의 임피던스 제어 회로의 동작 원리를 나타내는 도면,

도 17은 종래의 임피던스 제어 회로의 동작 타이밍을 나타내는 도면이다.

도면의 주요 부분에 대한 부호의 설명

1 : LSI2 : 임피던스 제어 회로

3 : 제어 회로4 : 참조 전압 전환기

5 : 아날로그 비교기6 : 가변W MOS

7 : 카운터8-1 : 제 1 레지스터

8-2 : 제 2 레지스터8-n : 제 n 레지스터

9-1 : 제 1 출력 회로9-2 : 제 2 출력 회로

10, 11-1, 11-2 : PAD12 : R_ref

13-1 : C_al_V_ref113-2 : C_al_V_ref2

13-n : C_al_V_refn

14 : 참조 전압 생성 회로14-1 : 제 1 참조 전압 생성 회로

14-2 : 제 2 참조 전압 생성 회로

15 : 연산 회로16 : 저항값 설정부

17 : R_s20 : V_dd

30 : 주회로

본 발명에 따른 임피던스 제어 회로는, 복수의 참조 전압 중 하나를 출력하는 참조 전압 출력 회로와, 가변 저항 소자와, 참조 전압 출력 회로로부터 출력되는 참조 전압을 받는 제 1 입력 단자와, 가변 저항 소자가 접속되는 제 2 입력 단자를 갖고, 제 1 및 제 2 입력 단자의 전압을 비교하는 비교기와, 가변 저항 소자를 제어하고, 또한 비교기로부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스를 설정하는 제어 회로를 갖는 것이다.

본 발명에 따른 임피던스 제어 회로는 복수의 참조 전압에 대응하는 가변 저항 소자의 복수의 서로 다른 저항값으로부터 임의의 값의 임피던스를 설정하는 연산 회로를 더 갖는 것이다.

본 발명에 따른 임피던스 제어 회로는, 연산 회로가 가변 저항 소자에 관한 직렬 저항 성분과 가변 저항 소자 그 것의 저항 성분을 분리하는 연산을 행하는 것이다.

본 발명에 따른 임피던스 제어 회로는 복수의 참조 전압을 내장하는 것이다.

본 발명에 따른 임피던스 제어 회로는 참조 전압의 개수가 두 개인 것이다.

본 발명에 따른 임피던스 제어 회로는 두 개의 참조 전압을 내장하는 것이다.

본 발명에 따른 임피던스 제어 회로의 참조 전압 출력 회로는 복수의 참조 전압 중 하나를 선택해서 출력하는 참조 전압 선택 회로이다.

본 발명에 따른 임피던스 제어 회로의 참조 전압 출력 회로는 복수의 참조 전압 중 하나를 생성하여 출력하는 참조 전압 생성 회로이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하, 본 발명의 일 실시예를 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1의 임피던스 제어 회로를 나타내는 도면이다. 도 1에 있어서, 참조 부호 1은 단일 칩의 반도체 집적 회로(LSI)이며, 참조 부호 2는 본 발명에 따른 임피던스 제어 회로이다. 참조 부호 4는 참조 전압 전환기이며, 참조 부호 8-1은 제 1 레지스터이며, 참조 부호 8-2는 제 2 레지스터이다. 참조 부호 9-1은 제 1 출력 회로이며, 참조 부호 9-2는 제 2 출력 회로이다. 참조 부호 11-1 및 참조 부호 11-2는 PAD이다. 참조 부호 13-1은 제 1 참조 전압(이하, 「C_al_V_ref1」이라 함)이며, 참조 부호 13-2는 제 2 참조 전압(이하, 「C_al_V_ref2」라고 함)이다. 참조 부호 30은 반도체 집적 회로(1)의 주요한 동작을 행하는 주회로(主回路)이며, 메모리, 프로세서, 논리 회로 등으로 이루어진다. 그 밖의 도 15와 마찬가지의 부호는 도 15에 나타낸 구성 요소와 마찬가지의 구성 요소를 나타낸다.

다음에 동작에 대하여 설명한다.

본 실시예 1에서는, 하나의 참조 저항(R_ref(12))에 대하여, 복수의 다른 참조 전압(C_al_V_ref1(13-1) 및 C_al_V_ref2(13-2))을 사용한다.

주 회로(30)는 칩 외부로부터의 신호를 받아, 출력 신호를 출력 회로(9-1, 9-2)를 거쳐서 칩 외부로 출력한다.

출력 회로(9-1, 9-2) 각각은 레지스터(8-1) 또는 레지스터(8-2)에 유지되는값에 근거해서 각각의 저항값을 변경하는, 예컨대, 출력 회로(9-1, 9-2)는 CM0S 인버터가 복수단 직렬로 접속되는 버퍼 회로에 의해 구성되고, 버퍼 회로의 구동력을 변경함으로써, 그 저항값을 변화시킨다. 즉, 버퍼 회로는 실제로 병렬 접속된 복수의 NMOS 트랜지스터를 포함하고, 레지스터의 값에 따라 도통하는 NMOS 트랜지스터의 수를 결정함으로써, 버퍼 회로에 포함되는 NMOS 트랜지스터의 채널 폭을 변경하여, 그 저항값을 변화시킨다.

버퍼 회로는 PM0S 트랜지스터를 포함하고, 버퍼 회로의 PM0S 트랜지스터도 도 1과 마찬가지의 회로에서 제어되어도 좋다. 단, 이 경우에는, NMOS(6) 대신에 PMOS 트랜지스터가 PAD(10)에 접속되고, 단자(10)에는 저항 R_ref를 거쳐서 접지 전압이 인가되게 된다.

레지스터(8-1, 8-2)는 참조 전압 전환 신호(4a)를 받는다. 이 참조 전압 전환 신호(4a)에 의해 카운터(7)로부터 출력되는 값이 설정되어야 할 레지스터가 선택된다.

또한, 비교기(5)의 출력은 레지스터(8-1, 8-2)의 쌍방에 접속되어 있다. 참조 전압 전환 신호(4a)에 의해서 선택된 레지스터가, 비교기(5)의 출력 레벨이 변화한 것에 따라 카운터(7)의 값을 유지한다.

도 2는 본 발명의 실시예 1의 임피던스 제어 회로의 동작 원리를 나타내는 도면이다. 도 2에 나타내는 바와 같이, 참조 전압을 전환함으로써, C_al_V_ref1(13-1), C_al_V_ref2(13-2)에 각각 대응하여, R_m1, R_m2를 부여하는 MOS의 개수를 알 수 있다.R_m1, R_m2는 이하의 수학식 3 및 수학식 4로 표현된다.

도 3은 본 발명의 실시예 1의 임피던스 제어 회로의 동작 타이밍을 나타내는 도면이다. 참조 전압 전환 신호가 C_alV_ref1(13-1)을 선택하고 있는 동안에는 종래 기술과 마찬가지의 동작을 행하여, R_m1로 제어되는 N_code를 제 1 레지스터(8-1)에 저장한다. 그 후, 참조 전압 전환 신호가 C_al_V_ref2(13-2)를 선택하고, 마찬가지의 동작을 행하여 R_m2로 제어되는 N_code를 찾는다. 발견된 N_code를 이번에는 제 2 레지스터(8-2)에 저장한다.

종래의 임피던스 제어 회로에서는 두 개의 임피던스를 제어하기 위해서는 임피던스 제어 회로를 2세트 탑재해야 했지만, 본 실시예 1의 구성을 취함으로써, 참조 저항이 한 개이고, 임피던스 제어 회로가 한 개임에도 불구하고 개개의 출력 회로를 두 종류의 저항값 R_m1, R_m2에 의해 독립적으로 제어할 수 있다.

도 1에서는, NMOS의 제어 부분을 취출하고 있지만, PMOS 측에서도 마찬가지의 회로 구성으로 제어할 수 있다. 또한, 출력 회로(제 1 출력 회로(9-1) 및 제 2 출력 회로(9-2))에는 도 3에 나타내는 양쪽의 N_codeN1 및 N2를 공급하여, 어느 쪽을 사용할지를 출력 회로 측에서 전환할 수도 있다.

이상과 같이, 본 실시예 1의 임피던스 제어 회로는 복수의 참조 전압(13-1,13-2)을 선택하여 출력하는 참조 전압 선택 회로(참조 전압 전환기(4))와, 가변 저항 소자(6)와, 참조 전압 선택 회로(4)로부터 출력되는 참조 전압을 수신하는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력의 전압을 비교하는 비교기(5)와, 비교기(5)부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1, 9-2)를 설정하는 제어 회로(3)를 갖고, 참조 전압(13-1, 13-2)의 개수가 두 개인 것이다.

이상과 같이, 본 실시예 1에 따르면, 참조 저항 R_ref(12)가 한 개이고, 임피던스 제어 회로(3)가 한 개임에도 불구하고 개개의 출력 회로를 가변 저항 소자(6)의 두 종류의 저항값 R_m1, R_m2에 의해 독립적으로 제어할 수 있는 효과가 얻어진다.

(실시예 2)

도 4는 본 발명의 실시예 2의 임피던스 제어 회로를 나타내는 도면이다. 도 4에 있어서, 참조 부호 8-1은 제 1 레지스터이며, 참조 부호 8-n은 제 n 레지스터이다.

참조 부호 13-1은 C_al_V_ref1(제 1 참조 전압)이며, 참조 부호 13-n은 C_al_V_refn(제 n 참조 전압)이다. 여기서, n은 3 이상의 정수이며, 도 4에서는, 도면을 명료하게 하기 위해서, 제 2 레지스터로부터 제 n-1 레지스터 및 C_al_V_ref2(제 2 참조 전압)로부터 C_al_V_refn-1(제 n-1 참조 전압)은 생략되어 있다. 그 밖의 도 1과 마찬가지의 부호는 도 1에 나타낸 구성 요소와 마찬가지의 구성 요소를 나타낸다.

다음에 동작에 대하여 설명한다.

본 실시예 2에서는, n종류의 C_al_V_ref(참조 전압)를 사용하여, n종류의 임피던스 제어를 실행한다.

도 5는 실시예 2의 임피던스 제어 회로의 동작 타이밍을 나타내는 도면이다. 참조 전압 전환 신호(도 4)가, C_al_V_ref1을 선택하고 있는 기간에는, R_m1을 제어하는 N_code를 찾아, 제 1 레지스터(8-1)의 갱신 동작을 실행한다. 마찬가지로, C_al_V_refx를 선택하고 있는 기간에는, R_mx를 제어하는 N_code를 찾아, 제 x 레지스터(8-x)의 갱신 동작을 실행한다. 여기서 x는 2부터 n까지의 정수이다. 이 동작을 C_al_V_refn까지 반복한다.

종래의 임피던스 제어 회로에서는, n종류의 임피던스를 제어하기 위해서는, n개의 서로 다른 임피던스 제어 회로를 탑재해야 했지만, 본 실시예 2에 의해, 단일의 참조 저항 R_ref(12), 단일의 임피던스 제어 회로(2)에서 서로 다른 n종류의 임피던스를 제어할 수 있다.

이상과 같이, 본 실시예 2의 임피던스 제어 회로는, 복수의 참조 전압(13-1~13-n) 중 하나를 선택하여 출력하는 참조 전압 선택 회로(참조 전압 전환기(4))와, 가변 저항 소자(6)와, 참조 전압 선택 회로(4)로부터 출력되는 참조 전압을 받는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력의 전압을 비교하는 비교기(5)와, 비교기(5)로부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1, 9-n)를 설정하는 제어 회로(3)를 갖는 것이다.

이상과 같이, 본 실시예 2에 의하면, 단일의 참조 저항 R_ref(12), 단일의 임피던스 제어 회로(2)에서 서로 다른 n종류의 임피던스를 제어할 수 있는 효과가 얻어진다.

(실시예 3)

도 6은 본 발명의 실시예 3의 임피던스 제어 회로를 나타내는 도면이다. 도 6에 있어서, 참조 부호 14-1은 제 1 참조 전압 생성 회로이며, 참조 부호 14-2는 제 2 참조 전압 생성 회로이다. 그 밖의 도 1과 마찬가지의 부호는 도 1에 나타낸 구성 요소와 같은 구성 요소를 나타낸다.

다음에 동작에 대하여 설명한다.

본 실시예 3에서는, 실시예 1에 있어서, 참조 전압을 외부로부터 공급하지 않고서 내장하도록 했다. 그에 따라, 참조 전압을 접속하기 위한 PAD(11-1) 및 PAD(11-2)가 제거되기 때문에, 외부에 접속되는 핀 수를 삭감할 수 있다.

이상과 같이, 본 실시예 3의 임피던스 제어 회로는 복수의 참조 전압(14-1, 14-2)을 선택하여 출력하는 참조 전압 선택 회로(참조 전압 전환기(4))와, 가변 저항 소자(6)와, 참조 전압 선택 회로(4)로부터 출력되는 참조 전압을 받는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력 전압을 비교하는 비교기(5)와, 비교기(5)로부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1, 9-2)를 설정하는 제어 회로(3)를 갖는 것이다.

이상과 같이, 본 실시예 3에 따르면, 외부에 접속되는 핀 수를 삭감할 수 있는 효과가 얻어진다.

(실시예 4)

도 7은 본 발명의 실시예 4의 임피던스 제어 회로를 나타내는 도면이다. 도 7에 있어서, 참조 부호 14는 n개의 서로 다른 참조 전압을 생성하는 참조 전압 생성 회로이다. 그 밖의 도 4와 마찬가지의 부호는 도 4에 나타낸 구성 요소와 마찬가지의 구성 요소를 나타낸다.

다음에 동작에 대하여 설명한다.

본 실시예 4에서는, 실시예 2에 있어서, 참조 전압을 외부에서 공급하지 않고서 내장하도록 했다. 그 때에, 도 14에 나타내는 바와 같이, 동일한 회로(참조 전압 생성 회로(14))로부터 서로 다른 참조 전압을 생성하도록 할 수 있다.

이상과 같이, 본 실시예 4의 임피던스 제어 회로는 복수의 서로 다른 참조 전압을 생성하는 참조 전압 생성 회로(14)와, 가변 저항 소자(6)와, 참조 전압 생성 회로(14)로부터 출력되는 참조 전압을 받는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력의 전압을 비교하는 비교기(5)와, 비교기(5)로부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1~9-n)를 설정하는 제어 회로(3)를 갖는 것이다.

이상과 같이, 본 실시예 4에 따르면, 동일한 회로(14)로부터 서로 다른 참조 전압을 생성할 수 있는 효과가 얻어진다.

(실시예 5)

도 8은 본 발명의 실시예 5의 임피던스 제어 회로를 나타내는 도면이다. 도 8에 있어서, 참조 부호 15는 연산 회로이며, 참조 부호 16은 저항값 설정부이며, 참조 부호 17은 기생 저항 내지 직렬로 삽입된 저항(이하, 「R_s」라고 함)이다. 도 8에서는, 도면을 명료하게 하기 위해서, 연산 회로(15)의 출력 측에 접속된 출력 회로는 생략되어 있다. 그 밖의 도 1과 마찬가지의 부호는 도 1에 나타낸 구성 요소와 마찬가지의 구성 요소를 나타낸다.

다음에 동작에 대하여 설명한다.

본 실시예 5는 2점(点) 이상의 바이어스 점에서 저항을 측정할 수 있는 실시예 1의 회로에 있어서, 기생 저항 내지 직렬로 삽입된 저항 R_s(17)와 가변W MOS(6)의 변동을 계산에 의해 분리하기 위해서, 연산 회로(15) 및 저항값 설정부(16)를 마련했다.

R_s(기생 저항)의 값을 R_s, 가변W MOS(6)의 저항값을 R_t1(N_code1에 대한 값), R_t2(N_code2에 대한 값), 실현되는 저항의 값을 R_m1, R_m2로 한다. R_t1, R_t2는 그 때의 채널 폭 W₁, W₂에 반비례하고,

로 표시된다. 여기서, α 및 β는 반비례 정수이다.

본 실시예 5의 구성에서는, R_s+R_t1이 R_m1이 되도록 제어되므로,

이라고 하는 관계식이 성립하고, 수학식 (7) 및 수학식 (8)을,

로 해석할 수 있다.

따라서, 수학식 (9) 및 수학식 (10)에 상당하는 연산을 도 8의 연산 회로(15)로 실행함으로써, 그 측정 시점에서의 R_s와 β를 알 수 있다.

일단 R_s및 β을 알면, 임의의 저항 R_x를 생성하는 MOS의 채널 폭을

로 결정할 수 있고, 최종적인 연산 결과로서 이 N_x를 출력하면 좋다.

도 10은 실시예 5의 임피던스 제어 회로의 특성을 나타내는 도면이다. 수학식 (7) 및 수학식 (8)을 변형하면 이하의 식이 얻어진다.

수학식 (7') 및 수학식 (8')로부터, N_code가 반비례 정수를 β로 하여 (R_m-R_s)에 반비례하여, 도 10의 곡선 A와 같이 표시되는 것을 알 수 있다. 도 10에 있어서, 점 a1은 수학식 (7')에 상당하는 점이며, 점 a2는 수학식 (8')에 상당하는 점이다. R_s및 β를 구한다는 것은, 바꿔 말하면, 도 10에 나타내는 곡선 A를 구하는 것이다. 따라서, 일단 곡선 A가 구해지면, 곡선 상의 점 a3에 대응하는 저항 R_x를 실현하기 위한 N_x를 알 수 있어, 이 점 a3이 수학식 (11)에 상당한다.

도 9는 본 발명의 실시예 5의 임피던스 제어 회로의 동작을 나타내는 흐름도이다.

단계 ST1에서는, 제 1 레지스터(8-1)로부터의 N_code1및 제 2 레지스터(8-2)로부터의 N_code2가 연산 회로(15)에 입력된다. 단계 ST2에서는, 연산 회로(15)가 수학식 (9) 및 수학식 (10)에 따라서, R_s및 β을 구하는 연산을 실행한다.

단계 ST3에서는, 저항값 설정부(16)로부터의 설정값 R_x가 연산 회로(15)에 입력된다. 단계 ST4에서는, 연산 회로(15)가 수학식 (11)에 따라 N_x를 구하는 연산을 행한다.

단계 ST5에서는, R_s및 β을 연산 회로(15)로부터 출력한다. 단계 ST6에서는, N_x를 연산 회로(15)로부터 출력한다.

실시예 1에서는, 특정한 저항값만을 제어하는 것이 가능하지만, 본 실시예 5에서는 연산 회로(15)를 추가함으로써 임의의 저항값을 제어하는 것이 가능해진다. 또한, 가변W MOS(6) 및 R_s(직렬 저항 성분)(17)를 R_s및 β로 하여 특성을 파악할 수 있다.

저항값 설정부(16)는 회로 중에 내장하여도 좋고, 반도체 집적 회로(LSI1)의 외부로부터 제어하여도 좋다.

이상과 같이, 본 실시예 5의 임피던스 제어 회로는 복수의 참조 전압(13-1, 13-2)을 선택해서 출력하는 참조 전압 선택 회로(참조 전압 전환기(4))와, 가변 저항 소자(6)와, 참조 전압 선택 회로(4)로부터 출력되는 참조 전압을 받는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력의 전압을 비교하는 비교기(5)와, 비교기(5)로부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1, 9-2)를 설정하는 제어 회로(3)를 갖고, 복수의 다른 값의 임피던스(9-1, 9-2)로부터 임의의 값의 임피던스를 설정하는 연산 회로(15)를 더 갖고, 연산 회로(15)가, 직렬 저항 성분(17)과 MOS 성분(6)을 분리하는 연산을 행하고, 참조 전압(13-1, 13-2)의 개수가 두 개인 것이다.

이상과 같이, 본 실시예 5에 따르면, 임의의 저항값을 제어하는 것이 가능해지는 효과가 얻어진다.

본 실시예 5에 따르면, 가변W MOS(6) 및 R_s(직렬 저항 성분)(17)를 파악할 수 있는 효과가 얻어진다.

(실시예 6)

도 11은 본 발명의 실시예 6의 임피던스 제어 회로를 나타내는 도면이다. 도 11에 있어서, 참조 부호 14-1은 제 1 참조 전압 생성 회로이며, 참조 부호 14-2는 제 2 참조 전압 생성 회로이다. 그 밖의 도 8과 마찬가지의 부호는 도 8에 나타내는 구성 요소와 마찬가지의 구성 요소를 나타낸다.

다음에 동작에 대하여 설명한다.

본 실시예 6에서는, 실시예 5에 있어서, 실시예 3과 마찬가지로, 참조 전압을 내장했다. 그에 따라, 핀 수를 더 삭감할 수 있다.

이상과 같이, 본 실시예 6의 임피던스 제어 회로는, 복수의 참조 전압(14-1, 14-2)을 선택하여 출력하는 참조 전압 선택 회로(참조 전압 전환기(4))와, 가변 저항 소자(6)와, 참조 전압 선택 회로(4)로부터 출력되는 참조 전압을 받는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력의 전압을 비교하는 비교기(5)와, 비교기(5)로부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1, 9-2)를 설정하는 제어 회로(3)를 갖고, 복수의 서로 다른 값의 임피던스(9-1, 9-2)로부터 임의의 값의 임피던스를 설정하는 연산 회로(15)를 더 갖고, 연산 회로(15)가 직렬 저항 성분(17)과 MOS 성분(6)을분리하는 연산을 행하여, 두 개의 참조 전압(14-1, 14-2)을 내장하는 것이다.

이상과 같이, 본 실시예 6에 따르면, 핀 수의 삭감이 가능하다는 효과가 얻어진다.

(실시예 7)

도 12는 본 발명의 실시예 7의 임피던스 제어 회로를 나타내는 도면이다. 도 12에 있어서, 참조 부호 15는 연산 회로이며, 참조 부호 16은 저항값 설정부이며, 참조 부호 17은 기생 저항 내지 가변W MOS(6)와 직렬로 삽입된 저항(이하, 「Rs」라고 함)이다. 도 12에서는, 도면을 명료하게 하기 위해서, 연산 회로(15)의 출력측에 접속된 출력 회로는 생략되어 있다. 그 밖의 도 4와 마찬가지의 부호는 도 4에 나타내는 구성 요소와 마찬가지의 구성 요소를 나타낸다. 도 12에 있어서 제어 회로(3)는 도 4의 제어 회로(3)와 마찬가지의 내부 구조를 갖는다.

다음에 동작에 대하여 설명한다.

실시예 5의 오차 요인으로서, 서로 다른 전압에 대하여 α를 동일하다고 간주하고 있지만, 실제로는 미묘하게 다른 경우가 있다. 바꿔 말하면, 도 10의 곡선 A의 반비례 정수 β가 전압에 대하여 변화된다. 그 결과, 실시예 1에서 제어되는 저항값의 범위를 크게 벗어나면(저항값에 대응하는 전압의 범위를 크게 벗어나면), 도 10의 곡선 A의 반비례 정수 β가 변화되어, 실현되는 임피던스의 오차가 커진다.

이에 비해, 본 실시예 7에서는, 실시예 2와 마찬가지로 n개의 참조 전압을사용하고, 실시예 5와 마찬가지의 방식으로 참조 전압 사이마다에 곡선 A의 β를 구하도록 했다. 이에 의해, 보다 정밀도 좋게 임피던스를 제어하는 것이 가능하다.

도 13은 본 발명의 실시예 7의 임피던스 제어 회로의 특성을 나타내는 도면이다. 상술한 바와 같이, 곡선 A의 반비례 정수 β는 전압에 따라 변화하므로, 도 13에서는, 네 개의 참조 전압(저항 R_m1로부터 저항 R_m4에 대응함)을 사용하여, 참조 전압의 구간마다 곡선 A1로부터 곡선 A3의 β(β1로부터 β3)를 구하도록 한 경우를 나타내고 있다.

C_al_V_ref1(13-1), C_al_V_ref2(13-2), … , C_al_V_refn(13-n)의 순서로 전압이 낮아지고 있다고 하면, 그에 대응하는 저항의 값을 R_m1, R_m2, … , R_mn이라 한다. R<R_m2의 저항은, R_m1과 R_m2로부터 수학식 (9) 및 수학식 (10)에 근거해서 β 및 Rs를 계산해서 제어하고, R>R_mn에서는 R_mn과 R_mn-1로부터 수학식 (9) 및 수학식 (10)에 근거해서 β 및 R_s를 계산하여 제어한다. 그 이외의 구간에서는 R_mi<R<R_mi-1에서는, R_mi와 R_mi-1로부터 수학식 (9) 및 수학식 (10)에 근거해서 β 및 R_s를 계산하여 제어한다.

본 실시예 7에서는, 이상과 같이 복수의 참조 전압의 구간마다 β및 R_s를 계산하여 제어함으로써, 실현되는 임피던스의 정밀도가 보다 향상한다.

이상과 같이, 본 실시예 7의 임피던스 제어 회로는 복수의 참조 전압(13-1~13-n)을 선택하여 출력하는 참조 전압 선택 회로(참조 전압 전환기(4))와, 가변저항 소자(6)와, 참조 전압 선택 회로(4)로부터 출력되는 참조 전압을 받는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력의 전압을 비교하는 비교기(5)와, 비교기(5)로부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1~9-n)를 설정하는 제어 회로(3)를 갖고, 복수의 서로 다른 값의 임피던스(9-1~9-n)로부터 임의의 값의 임피던스를 설정하는 연산 회로(15)를 더 갖고, 연산 회로(15)가 직렬 저항 성분(17)과 MOS 성분(6)을 분리하는 연산을 행하는 것이다.

이상과 같이, 본 실시예 7에 따르면, 실현되는 임피던스의 정밀도가 보다 향상되는 효과가 얻어진다.

(실시예 8)

도 14는 본 발명의 실시예 8의 임피던스 제어 회로를 나타내는 도면이다. 도 14에 있어서, 참조 부호 15는 연산 회로이며, 참조 부호 16은 저항값 설정부이며, 참조 부호 17은 기생 저항 내지 가변W MOS(6)에 직렬로 삽입된 저항(이하, 「R_s」라고 함)이다. 도 14에서는, 도면을 명료하게 하기 위해서, 연산 회로(15)의 출력측에 접속된 출력 회로는 생략되어 있다. 그 밖의 도 7과 마찬가지의 부호는 도 7에 나타내는 구성 요소와 마찬가지의 구성 요소를 나타낸다. 도 14에 있어서, 제어 회로(3)는 도 7의 제어 회로(3)와 마찬가지의 내부 구조를 갖는다.

다음에 동작에 대하여 설명한다.

본 실시예 8에서는, 실시예 7에 있어서, 실시예 4와 마찬가지로, 참조 전압을 내장했다. 이에 따라 핀 수의 삭감이 가능하다.

이상과 같이, 본 실시예 8의 임피던스 제어 회로는, 복수의 서로 다른 참조 전압을 생성하는 참조 전압 생성 회로(14)와, 가변 저항 소자(6)와, 참조 전압 생성 회로(14)로부터 출력되는 참조 전압을 받는 제 1 입력과, 가변 저항 소자가 접속되는 제 2 입력을 갖고, 제 1 및 제 2 입력 전압을 비교하는 비교기(5)와, 비교기(5)부터 출력되는 신호에 근거해서, 복수의 참조 전압에 대응하는 복수의 임피던스(9-1, 9-n)를 설정하는 제어 회로(3)를 갖고, 복수가 서로 다른 값의 임피던스(9-1, 9-n)로부터 임의의 값의 임피던스를 설정하는 연산 회로(15)를 더 갖고, 연산 회로(15)가 직렬 저항 성분(17)과 MOS 성분(6)을 분리하는 연산을 행하는 것이다.

이상과 같이, 본 실시예 8에 따르면 핀 수의 삭감이 가능한 효과가 얻어진다.

이상과 같이, 본 발명에 따르면, 복수의 서로 다른 값의 참조 전압을 이용하도록 구성했으므로, 복수의 서로 다른 값의 임피던스를 제어할 수 있는 효과가 있다.

본 발명에 따르면, 연산 회로에서 저항값을 설정하는 연산을 행하도록 구성했으므로, 임의의 저항값으로 제어하는 것이 가능해지는 효과가 있다.

본 발명에 따르면, 연산 회로에서 직렬 저항 성분과 MOS 성분을 분리하는 연산을 하도록 구성했기 때문에, MOS 성분 및 직렬 저항 성분을 파악할 수 있는 효과가 있다.

본 발명에 따르면, 참조 전압을 내장하도록 구성했으므로, 핀 수의 삭감이 가능한 효과가 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

복수의 참조 전압 중 하나를 출력하는 참조 전압 출력 회로와,

가변 저항 소자와,

상기 참조 전압 출력 회로로부터 출력되는 참조 전압을 받는 제 1 입력 단자와, 상기 가변 저항 소자가 접속되는 제 2 입력 단자를 갖고, 상기 제 1 및 제 2 입력 단자의 전압을 비교하는 비교기와,

상기 가변 저항 소자를 제어하고, 또한 상기 비교기로부터 출력되는 신호에 근거해서, 상기 복수의 참조 전압에 대응하는 복수의 임피던스를 설정하는 제어 회로

를 갖는 것을 특징으로 하는 임피던스 제어 회로.