KR20040003269A - 이종 감광막을 이용한 듀얼 다마신 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 76
- 230000009977 dual effect Effects 0.000 title claims abstract description 49
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 62
- 230000008569 process Effects 0.000 claims abstract description 56
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000000206 photolithography Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims 1
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 125000005842 heteroatom Chemical group 0.000 abstract 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000035622 drinking Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 본 발명은 듀얼 다마신 공정에 관한 것으로, 특히 듀얼 다마신 공정에서 서로 다른 특성을 가지는 두 개의 감광막을 이중으로 도포하여 한번의 식각 공정으로 듀얼 다마신 패턴형성이 가능하도록 하는 듀얼 다마신 방법에 관한 것이다. 즉, 본 발명은 듀얼 다마신 공정을 위한 산화막 식각시 포지티브 감광막과 네거티브 감광막을 이중으로 도포한 후, 포토리소그라피 공정을 통해 1차 하부 콘텍홀 패턴을 형성시키고, 그 위에 다시 2차 상부 트랜치 패턴을 형성시킨 후, 한번의 식각 공정으로 듀얼 다마신 패턴을 완성시킴으로써 공정을 단축시킬 수 있는 이점이 있다. 또한 종래와는 달리 별도의 스톱 레이어가 필요 없게 되며, 산화막 식각 공정 후 감광막 잔존물이 남지 않게 되어 감광막 잔존물로 인한 후속 열처리 공정에서의 공공 또는 탈착의 문제점을 방지시킬 수 있는 이점이 있다.
Description
본 발명은 듀얼 다마신(Dual damascene) 공정에 관한 것으로, 특히 듀얼 다마신 공정에서 서로 다른 특성을 가지는 두 개의 감광막을 이중으로 도포하여 한번의 식각 공정으로 듀얼 다마신 패턴 형성이 가능하도록 하는 듀얼 다마신 방법에 관한 것이다.
반도체 디바이스의 사이즈가 감소함에 따라 반도체의 금속배선간 결합을 위한 콘텍 크기는 고집적, 고용량을 위해 계속 줄어드는 추세에 있으며, 이러한 사이즈의 감소로 인한 콘텍홀의 고종횡비(high aspect ratio)에 따라 기존의 알루미늄, 텅스텐을 이용한 금속배선 형성의 경우, 알루미늄 및 텅스텐의 낮은 매립특성 및 높은 저항에 의한 시간 지연의 문제가 발생하게 되는 문제점이 있다.
이에 따라 현재는 탄탈륨(Ta) 및 질화 탄탈륨(TaN)을 확산방지막으로 하여 구리 시드(Seed)를 증착시킨 후, 구리 전착(Electrochemical Plate)법을 통해서 제조되는 구리배선을 금속배선으로 사용하는 듀얼 다마신 공법이 고집적 반도체 소자를 위한 금속배선 방법으로 각광받고 있으며, 이에 대한 연구가 활발히 진행되고 있다.
도 1a 내지 도 1h 및 도 2a 내지 도 2f는 종래 통상적인 듀얼 다마신 공정 수순도를 도시한 것으로, 먼저 상기 도 1a 내지 도 1h를 참조하면, 상기 도 1a에서와 같이 듀얼 다마신 패턴이 형성될 영역의 반도체 기판 산화막(100) 상부에 감광막(Photo-resist)(102)을 도포한 후, 상기 영역내 듀얼 다마신 패턴의 1차 콘텍홀 형성을 위한 콘텍홀 마스크(104)를 정렬시킨다. 이어 도 1b에서와 같이 산화막(100) 상부에 1차 콘텍홀 형성될 영역에 증착된 감광막(104)을 포토리소그라피(Photo-lithography) 공정으로 패터닝시킨 후, 도 1c에서와 같이 패터닝된 감광막(106)을 식각하여 하부 콘텍홀 패턴을 형성시킨다.
그리고 도 1d에서와 같이 상기 콘텍 패턴 형성된 감광막(102)을 마스크로 하여 상기 콘텍홀 형성 영역에 드러난 산화막을 식각시켜 하부 콘텍홀을 형성시킨다. 이어 도 1e에서와 같이 상부 트랜치 형성을 위해 반도체 기판 산화막(100)상에 다시 감광막(108)을 도포한 후, 도 1f에서와 같이 상부 트랜치 형성을 위한 트랜치마스크(110)를 정렬시킨다.
이어 산화막 상부에 상부 트랜치가 형성될 영역에 증착된 감광막을 포토리소그라피 공정으로 패터닝시킨 후, 도 1g에서와 같이 패터닝된 감광막을 마스크로 산화막을 식각하여 상부 트랜치 패턴을 형성시킨다. 그리고 콘텍홀 내부에 잔존하는 감광막(108)을 클리닝(Cleaning) 공정을 통해 제거시켜 도 1h에서와 같이 감광막 잔존물이 제거된 최종 듀얼 다마신 패턴을 형성시키게 된다.
다음으로 도 2a 내지 도 2f를 참조하면, 상기 도 2a 내지 도 2f는 특히 종래 듀얼 다마신 공정에 있어서 산화질화막(SiN) 등을 스톱 레이어(Stop layer)로 사용하는 듀얼 다마신 공정 수순을 도시한 것으로, 상기 도 2a에서와 같이 산화막(100) 중간에 하부 콘텍홀 깊이와 동일한 위치에 질화산화막(SiN) 등과 같은 식각 스톱 레이어를 증착시키고, 다시 산화막(100)을 증착시킨다. 그리고 하부 콘텍홀이 형성될 영역의 산화막(100) 상부에 감광막(102)을 도포한 후, 감광막 패턴 형성을 위한 콘텍홀 마스크(104)를 정렬시키게 된다. 이어 도 2b에서와 같이 산화막 상부에 1차 하부 콘텍홀이 형성될 영역에 증착된 감광막(106)을 포토리소그라피 공정으로 패터닝시킨 후, 도 2c에서와 같이 패터닝된 감광막(106)을 식각하여 하부 콘텍홀 패턴을 형성시킨다.
그리고 도 2d에서와 같이 상기 콘텍 패턴 형성된 감광막(102)을 마스크로 하여 상기 콘텍홀 형성 영역에 드러난 산화막을 식각하여 하부 콘텍홀을 형성시킨다. 이어 도 2e에서와 같이 상부 트랜치 형성을 위해 반도체 기판 표면 산화막(100)상에 다시 감광막(108)을 도포한 후, 상부 트랜치 형성을 위한 트랜치 패턴마스크(110)를 정렬시킨다. 이어 산화막 상부에 트랜치가 형성될 영역에 증착된 감광막을 포토리소그라피 공정으로 패터닝시킨 후, 도 2f에서와 같이 패터닝된 감광막을 마스크로 산화막을 식각하여 상부 트랜치 패턴을 형성시키게 된다.
그러나 상기와 같은 종래 듀얼 다마신 공정에서는 콘텍홀에 매립된 감광막에 의해 잔존물이 존재할 수 있어 감광막 제거공정이 추가로 필요하게 되며, 특히 상기 감광막 잔존물은 구리전착막 증착시 약한 결합력을 형성하도록 하여 후속 열처리 공정시 공공(Void) 또는 탈착 현상을 유발시키는 문제점이 있었다.
따라서, 본 발명의 목적은 듀얼 다마신 공정에서 서로 다른 특성을 가지는 두 개의 감광막을 이중으로 도포하여 한번의 식각 공정으로 듀얼 다마신 패턴형성이 가능하도록 하는 듀얼 다마신 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 이종 감광막을 이용한 듀얼 다마신 방법에 있어서, (a)반도체 기판 상 다층 배선을 위한 산화막 상부에 제1포지티브 감광막을 도포하는 단계와; (b)상기 제1감광막을 포토리소그라피 공정 및 식각 공정을 통해 듀얼 다마신의 하부 콘텍홀 형성을 위한 콘텍홀 마스크 패턴을 형성시키는 단계와; (c)상기 콘텍홀 마스크 패터닝된 제1포지티브 감광막 상부에 제2네거티브 감광막을 도포하는 단계와; (d)상기 제2감광막을 포토리소그라피 공정 및 식각 공정을 통해 듀얼 다마신의 상부 트랜치 형성을 위한 트랜치 마스크 패턴을 형성시키는 단계와; (e)상기 패터닝된 제1,제2감광막 마스크를 이용하여 하부의 산화막을 식각하여 상부 트랜치 구조와 하부 콘텍홀로 형성되는 듀얼 다마신 구조를 형성시키는 단계;를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1h는 종래 듀얼 다마신 공정 수순도,
도 2a 내지 도 2f는 종래 스톱레이어를 가지는 반도체 기판에서의 듀얼 다마신 공정 수순도,
도 3a 내지 도 3h는 본 발명의 실시 예에 따른 듀얼 다마신 공정 수순도,
도 4a 내지 도 4h는 본 발명의 다른 실시 예에 따른 듀얼 다마신 공정 수순도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 3a 내지 도 3h는 본 발명의 실시 예에 따른 듀얼 다마신 공정 수순을 도시한 것이다. 이하 상기 도 3a 내지 도 3h를 참조하여 본 발명의 듀얼 다마신 공정을 설명하면, 먼저 도 3a에서와 같이 듀얼 다마신 패턴이 형성될 영역의 반도체 기판 산화막(200)상부에 제1포지티브(Positive) 감광막(202)을 도포한 후, 상기 영역내 듀얼 다마신 패턴의 1차 하부 콘텍홀 형성을 위한 콘텍홀 마스크(204)를 정렬시킨다.
이어 도 3b에서와 같이 산화막(200) 상부에 상기 1차 콘텍홀이 형성될 영역에 증착된 감광막(206)을 포토리소그라피 공정으로 패터닝시킨 후, 도 3c에서와 같이 패터닝된 감광막(206)을 식각하여 1차 하부 콘텍홀 패턴을 형성시킨다. 그리고 도 3d에서와 같이 상기 콘텍 패턴 형성된 감광막(202) 상부에 다시 2차 상부 트랜치 형성을 위한 제2네거티브(Negative) 감광막(208)을 도포한 후, 도 3e에서와 같이 2차 상부 트랜치 형성을 위한 트랜치 마스크(210)를 정렬시킨다. 이어 도 3f에서와 같이 상기 2차 상부 트랜치가 형성될 영역에 증착된 네거티브 감광막을 포토리소그라피 공정 및 식각 공정을 통해 2차 상부 트랜치 패턴을 형성시킨다.
그리고 도 3g에서와 같이 상기 1차 하부 콘텍홀 패턴 형성된 감광막(202)을 마스크로하여 상기 1차 하부 콘텍홀 형성 영역에 드러난 산화막을 식각시킨다. 이때 상기 2차 상부 트랜치 패턴 형성을 위한 감광막(208)은 1차 하부 콘텍홀 형성을 위한 산화막 식각 공정시 같이 식각되어 두께가 얇아지게 된다. 이어 도 3h에서와 같이 상기 2차 상부 트랜치 패턴 형성된 감광막(208)을 마스크로하여 상기 2차 상부 트랜치 형성 영역에 드러난 산화막을 식각시켜 최종 콘텍홀 패턴을 형성시키게 된다.
도 4a 내지 도 4h는 본 발명의 다른 실시 예에 따른 듀얼 다마신 공정 수순을 도시한 것으로, 상기 도 3a 내지 도 3h에서와는 달리 감광막의 적층 순서를 달리한 것이다. 이하 상기 도 4a 내지 도 4h를 참조하여 본 발명의 듀얼 다마신 공정을 설명하면, 먼저 도 4a에서와 같이 듀얼 다마신 패턴이 형성될 영역의 반도체 기판 산화막(400) 상부에 상기 도 3a에서와는 달리 제1네거티브 감광막(402)을 도포한 후, 상기 영역내 듀얼 다마신 패턴의 1차 하부 콘텍홀 형성을 위한 콘텍홀 마스크(404)를 정렬시킨다.
이어 도 4b에서와 같이 산화막(400) 상부에 상기 1차 콘텍홀이 형성될 영역에 증착된 감광막(406)을 포토리소그라피 공정으로 패터닝시킨 후, 도 4c에서와 같이 패터닝된 감광막(406)을 식각하여 1차 하부 콘텍홀 패턴을 형성시킨다. 그리고 도 4d에서와 같이 상기 콘텍 패턴 형성된 감광막(402) 상부에 다시 2차 상부 트랜치 형성을 위한 제2포지티브 감광막(408)을 도포한 후, 도 4e에서와 같이 2차 상부 트랜치 형성을 위한 트랜치 마스크(410)를 정렬시킨다. 이어 도 4f에서와 같이 상기 2차 상부 트랜치가 형성될 영역에 증착된 포지티브 감광막을 포토리소그라피 공정 및 식각 공정을 통해 2차 상부 트랜치 패턴을 형성시킨다.
그리고 도 4g에서와 같이 상기 1차 하부 콘텍홀 패턴 형성된 감광막(402)을 마스크로하여 상기 1차 하부 콘텍홀 형성 영역에 드러난 산화막을 식각시킨다. 이때 상기 2차 상부 트랜치 패턴 형성을 위한 감광막(408)은 1차 하부 콘텍홀 형성을 위한 산화막 식각 공정시 같이 식각되어 두께가 얇아지게 된다. 이어 도 4h에서와 같이 상기 2차 상부 콘텍홀 패턴 형성된 감광막을 마스크로하여 상기 2차 상부 트랜치 형성 영역에 드러난 산화막을 식각시켜 최종 콘텍홀 패턴을 형성시키게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 듀얼 다마신 공정을 위한 산화막 식각시 포지티브 감광막과 네거티브 감광막을 이중으로 도포한 후, 포토리소그라피 공정을 통해 1차 하부 콘텍홀 패턴을 형성시키고, 그 위에 다시 2차 상부 트랜치 패턴을 형성시킨 후, 한번의 식각 공정으로 듀얼 다마신 패턴을 완성시킴으로써 공정을 단축시킬 수 있는 이점이 있다. 또한 종래와는 달리 별도의 스톱 레이어가 필요 없게 되며, 산화막 식각 공정 후 감광막 잔존물이 남지 않게 되어 감광막 잔존물로 인한 후속 열처리 공정에서의 공공 또는 탈착의 문제점을 방지시킬 수 있는 이점이 있다.
Claims (4)
- 이종 감광막을 이용한 듀얼 다마신 방법에 있어서,(a)반도체 기판 상 다층 배선을 위한 산화막 상부에 제1포지티브 감광막을 도포하는 단계와;(b)상기 제1감광막을 포토리소그라피 공정 및 식각 공정을 통해 듀얼 다마신의 하부 콘텍홀 형성을 위한 콘텍홀 마스크 패턴을 형성시키는 단계와;(c)상기 콘텍홀 마스크 패터닝된 제1포지티브 감광막 상부에 제2네거티브 감광막을 도포하는 단계와;(d)상기 제2감광막을 포토리소그라피 공정 및 식각 공정을 통해 듀얼 다마신의 상부 트랜치 형성을 위한 트랜치 마스크 패턴을 형성시키는 단계와;(e)상기 패터닝된 제1,제2감광막 마스크를 이용하여 하부의 산화막을 식각하여 상부 트랜치 구조와 하부 콘텍홀로 형성되는 듀얼 다마신 구조를 형성시키는 단계;를 포함하는 것을 특징으로 하는 이종 감광막을 이용한 듀얼 다마신 방법.
- 이종 감광막을 이용한 듀얼 다마신 방법에 있어서,(a')반도체 기판 상 다층 배선을 위한 산화막 상부에 제1네거티브 감광막을 도포하는 단계와;(b')상기 제1감광막을 포토리소그라피 공정 및 식각 공정을 통해 듀얼 다마신의 하부 콘텍홀 형성을 위한 콘텍홀 마스크 패턴을 형성시키는 단계와;(c')상기 콘텍홀 마스크 패터닝된 제1네거티브 감광막 상부에 제2포지티브 감광막을 도포하는 단계와;(d')상기 제2감광막을 포토리소그라피 공정 및 식각 공정을 통해 듀얼 다마신의 상부 트랜치 형성을 위한 트랜치 마스크 패턴을 형성시키는 단계와;(e')상기 패터닝된 제1,제2감광막 마스크를 이용하여 하부의 산화막을 식각하여 상부 트랜치와 하부 콘텍홀로 형성되는 듀얼 다마신 구조를 형성시키는 단계;를 포함하는 것을 특징으로 하는 이종 감광막을 이용한 듀얼 다마신 방법.
- 제1항 또는 제2항에 있어서,상기 산화막은, 콘텍홀과 금속 배선을 형성이 가능하도록 하는 일정 기준 두께이상으로 형성되는 것을 특징으로 하는 이종 감광막을 이용한 듀얼 다마신 방법.
- 제1항 또는 제2항에 있어서,상기 제1,제2감광막은, 금속 콘텍 마스크를 이용한 리소그라피 공정에 의해 형성되는 것을 특징으로 하는 이종 감광막을 이용한 듀얼 다마신 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037925A KR100462764B1 (ko) | 2002-07-02 | 2002-07-02 | 이종 감광막을 이용한 듀얼 다마신 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037925A KR100462764B1 (ko) | 2002-07-02 | 2002-07-02 | 이종 감광막을 이용한 듀얼 다마신 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040003269A true KR20040003269A (ko) | 2004-01-13 |
| KR100462764B1 KR100462764B1 (ko) | 2004-12-20 |
Family
ID=37314291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0037925A KR100462764B1 (ko) | 2002-07-02 | 2002-07-02 | 이종 감광막을 이용한 듀얼 다마신 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100462764B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776165B1 (ko) * | 2006-05-26 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 듀얼다마신 구조를 가지는 반도체 소자의 제조방법 |
| KR100942698B1 (ko) * | 2007-12-07 | 2010-02-16 | 한국전자통신연구원 | 다층의 금속 배선 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707662B1 (ko) * | 2005-11-15 | 2007-04-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
| KR101597738B1 (ko) | 2014-09-29 | 2016-02-25 | 주식회사 디자인모올 | 수납박스 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0184158B1 (ko) * | 1996-07-13 | 1999-04-15 | 문정환 | 반도체장치의 자기 정합정 금속 배선 형성 방법 |
| US6200906B1 (en) * | 1998-12-17 | 2001-03-13 | Micron Technology, Inc. | Stepped photoresist profile and opening formed using the profile |
| JP3525788B2 (ja) * | 1999-03-12 | 2004-05-10 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
2002
- 2002-07-02 KR KR10-2002-0037925A patent/KR100462764B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776165B1 (ko) * | 2006-05-26 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 듀얼다마신 구조를 가지는 반도체 소자의 제조방법 |
| KR100942698B1 (ko) * | 2007-12-07 | 2010-02-16 | 한국전자통신연구원 | 다층의 금속 배선 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100462764B1 (ko) | 2004-12-20 |
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