KR20040000017A - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법에 대하여 개시한다. 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판을 식각하여 시드 실리콘을 형성한 다음, 시드 실리콘 사이에 장벽 절연막을 형성한다. 그리고 시드 실리콘을 이용하여 선택적 에피택시 성장법으로 단결정 실리콘막을 성장시키고 이후에 단결정 실리콘 막의 계면 및/또는 시드 실리콘이 위치한 위치에 트렌치 절연막을 형성하는 것을 포함한다. 본 발명에 의하면 시드 실리콘의 위치 및 트렌치 격리막의 형성 위치를 적절하게 조절함으로써 계면 결함이 제거될 뿐만이 아니라 여러 가지 특성을 가진 반도체 소자를 제조하는데 응용할 수 있다.

Description

반도체 소자의 제조방법{Manufacturing method of a semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 하부에 장벽 절연막(barrier insulator layer)을 갖는 모스 트랜지스터(MOSFET)를 포함하는 반도체 소자의 제조방법에 관한 것이다.
디자인 룰의 감소로 인하여 모스 트랜지스터의 경우에는 벌크 기판(bulk subtrate)에 발생하는 기생 커패시턴스(parasitic capacitance, 정션 커패시턴스라고도 한다)의 영향이 점차 커지고 있다. 기생 커패시턴스는 소자의 동작 속도를 떨어뜨릴 뿐만 아니라 래치 업(latch up) 현상을 일으키기도 한다.
따라서, 고속으로 동작하며 또한 전력의 소모가 적은 반도체 소자를 구현하기 위하여 여러 가지 방면에서 연구가 진행되고 있다. 그 중에서 절연막 상에 단결정 실리콘 막을 형성한 다음에, 이 실리콘 막에 단위 소자를 제조하는 기술이 크게 주목을 받고 있다. 이렇게 단결정 실리콘막이 절연막 상에 형성되어 있는 것을 실리콘-온-인슐레이터(Silicon-On-Insulator : SOI)라고 한다.
SOI는 그것을 제조하는 기술에 따라서 사파이어(Sapphire) 등의 단결정 절연층상에 단결정을 성장시키는 에피택셜 성장법, 절연막인 산화막상에 다결정 또는 비정질 실리콘 박막을 증착하고 이 실리콘 박막을 가로방향으로 용용 재결정시키거나 또는 고상 성장(solid phase epitaxy)시키는 퇴적막 재결정화법 및 반도체 기판 중에 산화막 등의 절연층을 매몰(buried)하는 단결정 분리법 등으로 나눌 수 있다.
이러한 SOI 기판 상에 트랜지스터 등 반도체 소자를 제조하면, 기생 커패시턴스가 줄어들므로 트랜지스터의 스위칭 속도가 향상되며 전력의 소비도 적다. 또한 소프트 에러(soft error)나 래치-업과 같은 현상이 거의 발생하지 않는 장점이 있다.
그러나, SOI 웨이퍼를 사용하여 트랜지스터 등의 반도체 소자를 제조할 경우에는 종래의 방식대로 트렌치 격리막을 절연막의 깊이까지 형성하게 되면 플로우팅바디 효과(Floating Body Effect : FBE)로 인한 문제가 발생한다. 즉, 트랜지스터의 문턱 전압이 낮아지거나 SRAM의 경우에 다이나믹 특성이 불안정해지는 문제가 생긴다.
이를 보다 자세히 살펴보면, 트랜지스터를 구동하기 위해서는 게이트 전극과 드레인 영역에 각각 전압을 인가해 주어야 한다. NMOS 트랜지스터의 경우에는 드레인 전압이 증가하게 되면 채널을 지나가는 전자의 수가 증가하게 된다. 증가한 전자 이동은 드레인 영역 내의 실리콘과 충돌하여 실리콘 전자와 홀(hole)을 생성시킨다. 생성된 홀은 기판에 가해져 있는 전위차에 의하여 트랜지스터의 소스와 드레인 사이에 모이게 된다.
그런데, 장벽 절연막과 트렌치 격리막으로 기판이 둘러싸여 있는 경우(이러한 기판을 '바디(body)'라고 한다)에는 이 홀이 유출될 통로가 없다. 홀이 많이 쌓이게 되면 바디에 전압이 걸리는 현상이 발생하는데, 이와 같이 바디에 전압이 걸려 바디의 전압이 일정한 값을 가지지 못하고 변하는 상태를 바디가 플로우팅된 상태라고 한다. 바디가 플로우팅되면 기판에는 기생적인 바이 폴라 트랜지스터(NMOS의 경우에는 NPN 바이폴라 트랜지스터)가 만들어지게 되고 전술한 바와 같이 문턱 전압이 낮아지거나 SRAM의 데이터 에러가 발생하는 등의 특성 저하가 생긴다.
실리콘 기판에 장벽 절연막을 형성하는 구조는 또한 디램(DRAM) 소자에도 사용된다. 디램 소자는 커패시터의 누설 전류를 방지하는 것이 중요한데, 전류가 누설되는 주요한 경로가 바로 기판에 형성되어 있는 소스/드레인 정션(junction)이므로, 정션이 기판과 접하는 면적을 감소시키기 위하여 정션의 하부에 선택적으로 절연막을 형성하는 구조가 사용되고 있다. 그리고 이러한 구조의 디램 소자는 기생 커패시턴스도 감소시켜 주므로 동작 속도의 개선에도 효과가 있다.
본 발명이 이루고자 하는 기술적 과제는 하부에 장벽 절연막을 포함하며, 디스로케이션 등의 결함이 없는 반도체 소자의 제조방법을 제공함으로써, 이러한 소자를 이용하여 플로우팅 바디 효과를 억제할 수 있고 표면 결함이 없는 반도체 소자, 기생 커패시턴스와 누설 전류를 감소시킬 수 있는 반도체 메모리 소자 또는 SOI 구조를 가지는 반도체 소자를 제조하는 방법을 제공하는데 있다.
도 1a 내지 도 1g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 공정 순서에 따라 개략적으로 도시한 단면도들,
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 공정 순서에 따라 개략적으로 도시한 단면도들, 및
도 3a 내지 도 3d는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 공정 순서에 따라 개략적으로 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100b, 300b : 시드(seed) 실리콘102a, 302a : 장벽 절연막
104, 304 : 단결정 실리콘막106, 306 : 계면
110, 210, 310 : 트렌치 격리막112, 212, 312 : 게이트 전극
본 발명에 의한 반도체 소자의 제조방법은 반도체 기판을 선택적으로 식각하여 소정의 간격으로 시드(seed) 실리콘을 형성한 후에 시드 실리콘 사이에 장벽 절연막을 형성하고, 장벽 절연막 상에 단결정 실리콘막을 성장시킨다. 단결정 실리콘막을 부분적으로 식각하여 트렌치 형성 영역을 한정하고, 그 사이에 트렌치 격리막을 형성하는 단계를 포함한다.
상기한 단결정 실리콘막은 선택적 에피택시 성장(selective epitaxial growth : SEG)법을 이용하여 성장시킬 수 있으며, 시드 실리콘을 형성하기 전에 장벽 절연막이 형성되는 위치보다 깊은 위치에 이온을 주입할 수도 있다.
트렌치 격리막을 형성한 이후에 성장한 단결정 실리콘막 및 트렌치 격리막 상에 게이트 산화막을 형성하고 게이트 산화막 상에 소정의 간격으로 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기한 게이트 전극의 간격은 시드 실리콘의 간격과 같고 또한 게이트 전극은 시드 실리콘 상에 위치할 수도 있다. 그리고 상기한 트렌치 형성 영역은 성장한 단결정 실리콘막이 서로 만나는 계면에 위치하거나 게이트 전극에 수직한 방향으로 인접한 세 곳의 계면 중에서 바깥쪽 두 곳의 계면에 위치할 수도 있다.
상기한 게이트 전극의 간격은 시드 실리콘 간격의 절반과 같고 또한 시드 실리콘과 단결정 실리콘막이 서로 만나는 계면 사이에 위치할 수 있다. 그리고 상기한 트렌치 격리막은 시드 실리콘 및 계면의 위치에 있을 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
(실시예 1)
도 1a 내지 도 1g를 참조하여, 본 발명의 바람직한 실시예에 대하여 설명한다.
먼저, 도 1a를 참조하면 실리콘 단결정 웨이퍼로 된 반도체 기판(100)에 대하여 포토 레지스터막(미도시)을 도포한 다음, 소정의 패턴에 따라서 노광한 후에 식각하여 시드 실리콘(100b)을 형성한다. 참조 번호 100a는 하부 기판을 나타낸다. 반도체 기판(100)의 식각에는 건식 식각법 등이 사용된다. 그리고 시드 실리콘(100b)은 500Å 내지 5000Å 정도로 형성하는 것이 바람직하다. 또한, 필요한 경우에는 본 공정 이전에 후속 공정에서 장벽 절연막이 형성될 위치보다 깊은 위치에 이온을 주입하는 공정을 추가적으로 실시할 수 있다.
도 1b 및 도 1c를 참조하면, 하부 기판(100a) 및 시드 실리콘(100b) 상에 절연막(102)을 증착하여 장벽 절연막(102b)을 형성한다. 절연막(102)으로는 실리콘 산화막이 사용되는 것이 보통이며, 증착한 후에는 평탄화시키는 것이 바람직하다.
절연막(102)을 CMP법 등을 이용하여 평탄화한 다음에, 건식 에치백(dry etch back)법을 이용하여 절연막(102)을 부분적으로 제거하여 장벽 절연막(barrier insulator, 102b)을 만든다. 이 때, 시드 실리콘(100b)의 일부도 식각될 수 있으나 시드 실리콘(100b)은 장벽 절연막(102b) 위로 약 250Å 내지 2500Å정도 높게 남겨 놓도록 하는 것이 바람직하다. 그러나 공정에 따라서는 시드 실리콘의 높이를 장벽 절연막의 높이와 같게 할 수도 있다.
도 1d를 참조하면, 선택적 에피택시 성장(Selective Epitaxy Growth : SEG)법을 이용하여 장벽 절연막(102b) 상에 단결정 실리콘막(104)을 성장시킨다. SEG법의 경우에 단결정 실리콘이 시드 실리콘(100b)에 대하여 선택적으로 성장을 하며 장벽 절연막(102b)에 대하여는 성장을 하지 않는다. 이 때, 단결정 실리콘의 성장 조건을 적절히 조절하여 상부 방향보다는 측면 방향으로의 성장을 촉진시킬 수 있도록 한다. 이것은 적절한 두께를 가진 단결정 실리콘막(104)이 장벽 절연막(102b)의 표면을 전부 덮을 수 있도록 하기 위함이다.
각 시드 실리콘(100b)에서 성장한 단결정 실리콘막(104)은 장벽 절연막(102b) 상에서 서로 만나게 되며, 이 만나는 곳에서는 계면(106)이 형성된다. 실시예에 따라서는 이 계면(106)은 인접한 시드 실리콘(100a)의 중앙 위치에서 형성되도록 성장 조건을 조정하는 것이 좋다. 계면(106)이 중앙에 위치하면, 이 계면의 위치에 후속 공정에서 트렌치 격리막을 용이하게 형성할 수 있기 때문이다. 계면(106)은 각 시드 실리콘(100a)에서 성장한 단결정 실리콘막(104)이 서로 접하는 곳이므로, 결정의 특성상 디스로케이션(dislocation)이 심하게 분포할 수 있다. 이와 같은 부분을 채널(channel) 영역으로 사용하기에는 캐리어(carrier)의 이동(mobility) 등에서 문제가 발생할 가능성이 많다. 그러므로 이곳을 채널 영역 등 소자가 실제로 형성되는 영역으로는 사용하지 않는 것이 바람직하다.
도 1e를 참조하면, 단결정 실리콘막(104)에 트렌치 격리 영역(108)을 형성하는 과정을 도시하고 있다. 마스크 패턴을 만들 때, 계면(106)이 형성된 지점에 트렌치가 형성될 수 있도록 한다. 그리고 통상적인 사진 및 식각 공정을 이용하여 트렌치 격리 영역(108)을 형성한다. 이 때, 식각은 하부에 형성되어 있는 장벽 절연막(102a)에서 정지하도록 하는 것이 바람직하다.
도 1f를 참조하면, 상기한 결과물 상에 트렌치 격리막(110)으로 사용할 절연막 예컨대 실리콘 산화막을 증착한 다음, 이를 CMP 등의 방법을 이용하여 단결정 실리콘막(104)이 드러날 때까지 평탄화한다. 그러면, 도면에서와 같이 트렌치 격리막(110)이 완성된다.
이상과 같이, 본 실시예와 같이 트렌치 격리법을 이용하여 활성 영역과 소자 격리 영역을 형성하면 단결정 실리콘막(104)에 계면(106) 등의 결함이 없기 때문에 전기적 특성이 우수한 소자의 형성이 가능하다.
다음으로 도 1g를 참고하면, 게이트 산화막(미도시), 게이트 전극으로 사용할 물질을 증착한 다음 이를 부분적으로 식각하여 게이트 전극(112)을 만든다. 여기에서 게이트 전극(112)은 본 발명의 이해를 위한 범위 내에서 단순화시켜 도시되어 있다. 따라서, 본 명세서에서 게이트 전극(112)은 상부에 하드 마스크를 포함하고 그 측면에는 스페이서가 형성되어 있거나 또는 실리사이드를 포함하고 있는 하나의 구조물을 나타낼 수도 있다(그리고 이것은 이후의 실시예에서도 마찬가지이다). 통상적인 이온 주입을 실시하여 소스 및 드레인이 형성될 영역에 얕은 접합(shallow junction)을 형성하면 MOS 트렌지스터가 완성된다.
도면을 통해서도 알 수 있는 바와 같이, 본 실시예에 의하면 접합 지점의 하부에는 장벽 절연막(102a)이 형성되어 있기 때문에 접합 커패시턴스 즉 기생 커패시턴스를 줄일 수 있다. 또한, 시드 실리콘(100b)이 형성되어 있던 지점을 통하여 기판의 바디(body)에 바이어스(bias)를 인가할 수 있으므로, 플로우팅 바디 효과를 억제할 수 있다.
(실시예 2)
두 번째 실시예의 초기 공정은 제 1 실시예와 동일하다. 즉, 도 1a 내지 도 1d까지의 공정은 제 2 실시예에서도 동일하게 적용된다. 다만, 시드 실리콘(100b)간의 간격은 형성될 소자의 특성 및 집적도에 따라서 제 1 실시예와 다를 수 있다.
다음으로, 도 2a를 참조하면 도 1e에서 진행된 공정과 마찬가지로 트렌치 격리 영역(208)을 형성한다. 다만, 트렌치 격리 영역(208)의 위치가 차이가 나는데, 본 실시예에서는 인접한 3곳의 계면(106) 중에서 바깥쪽 두 곳에만 트렌치 격리 영역(208)이 형성되도록 마스크 패턴을 형성한다. 그리고 통상적인 노광 및 식각 공정을 진행한다.
도 2b를 참조하면 상기한 결과물 상에 트렌치 격리막으로 사용할 절연막 예컨대 실리콘 산화막을 증착한다. 그리고 나서 단결정 실리콘막(106)이 드러날 때까지 평탄화하면 도면에서와 같이 트렌치 격리막(210)이 만들어 진다.
도 2c를 참조하면, 시드 실리콘(100b)이 위치한 곳의 상부에 게이트 전극(212)이 형성되어 있다. 그리고 단결정 실리콘막(104)에는 소스/드레인 영역(214)이 형성된다. 게이트 전극(212) 및 소스/드레인 영역(214)을 만드는 공정은 제 1 실시예와 같다. 다음으로 도 2d를 참고하면 상기 결과물 상에 층간 절연막(미도시)을 증착한 다음에 이 내부에 소스/드레인 영역(214)이 스토리지 전극(미도시) 및 비트 라인(미도시)과 전기적으로 연결되도록 도전 물질 예컨대 폴리 실리콘으로 스토리지 노드 콘택 패드(214) 및 비트 라인 콘택 패드(216)를 만든다.
본 실시예와 같은 반도체 소자는 현재 널리 사용되고 있는 디램 소자의 구조와 동일하다. 즉 하나의 활성 영역에 게이트 전극(214)이 2개 지나가는 구조인데 이 구조는 현재의 메모리 셀 트랜지스터에 널리 사용이 되고 있다. 제 1 실시예와 다른 점은 본 실시예에서는 활성 영역의 중간에 계면(106)이 그대로 남아 있다는것이다. 그러나 이 부분은 채널이 형성되는 영역이 아니기 때문에 소자의 특성에는 아무런 영향이 없다.
본 실시예에 의한 반도체 소자를 이용하여 반도체 메모리 소자를 제조하게 되면 기생 커패시턴스(정션 커패시턴스)를 줄일 수 있기 때문에 소자의 속도가 개선될 뿐만이 아니라 전력의 소비도 적다. 그리고 디램에서 특히 문제가 되고 있는 커패시터로부터 전류가 누설되는 현상을 감소시킬 수 있는 이점이 있다.
(실시예 3)
도 3a 내지 도 3d는 본 발명의 다른 실시예를 설명하기 위한 도면들이다. 본 실시예에 의하면 제 1 및 제 2 실시예와 같은 바이어스 단자가 없는 완전한 SOI 구조를 가진 반도체 소자의 제조가 가능하다.
먼저, 도 3a를 참조하면 반도체 기판(100)에 시드 실리콘(300b)을 형성하는 과정이 도시되어 있다. 다만, 이 경우에 시드 실리콘(100b)간의 간격이 도 1a와는 다르게 도시되어 있는데, 이는 실제 간격이 다를 수도 있고 아니면 간격은 같으나 본 실시예를 명확하게 설명하기 위하여 부분적으로 확대한 것일 수도 있다.
도 3b를 참조하면, 제 1 실시예에서와 마찬가지로 시드 실리콘(300b)이 형성되어 있는 반도체 기판에 장벽 절연막(302a)을 형성한 다음, 선택적 에피택시 성장법을 사용하여 단결정 실리콘막(304)을 형성한다. 그러면 도면에서와 같이 계면(306)이 형성된다.
도 3c를 참조하면, 트렌치 격리막(310)을 형성하는데 여기서는 트렌치 격리막(310)이 형성되는 위치에 유의해야 한다. 본 실시예에서 트레치 격리막(310)은계면(306)이 생긴 곳뿐만이 아니라 시드 실리콘(300b)이 위치하고 있는 곳에도 형성한다. 이 때, 트렌치 격리막(310)의 깊이가 장벽 절연막(302a)이 있는 곳까지 형성이 되게 하면 기판의 바디(즉, 단결정 실리콘막(304))가 벌크 실리콘 기판(300a)과 절연막(302a, 310)에 의하여 완전히 격리된다.
다음으로, 도 3d를 참조하면 게이트 전극(312)을 형성하고 이온 주입을 실시하여 소스/드레인 영역(314)을 형성할 접합을 만든다. 후속 공정은 통상의 방법에 따라 진행되게 된다.
본 실시예에 의하면 완전한 SOI 구조의 실리콘 기판과 같은 특성을 가진 반도체 소자를 제조할 수 있다. 즉, 저전력 소모, 빠른 동작 속도 등의 SOI기판을 사용할 경우에 얻을 수 있는 장점을 그대로 이용할 수 있다. 그리고 이러한 소자를 공정적으로 안정되고 검증된 프로세스를 이용하여 제조할 수 있다.
본 발명의 반도체 소자의 제조방법은 단결정 실리콘막의 하부에 장벽 절연막이 형성되어 있는 구조의 여러 가지 반도체 소자에 응용이 가능하다. 특히, SOI 구조를 가진 반도체 소자에서 나타날 수 있는 플로우팅 바디 효과를 억제할 수 있게 기판에 바이어스를 인가할 수 있는 구조의 반도체 소자의 제조에 응용할 수 있다. 그리고 기생 커패시턴스와 전류의 누설을 줄일 수 있는 구조의 메모리 소자의 제조에도 응용할 수 있으며, 아울러 완전한 SOI 구조를 가진 반도체 소자의 제조에도 응용할 수가 있다.

Claims (11)

  1. 반도체 기판을 식각하여 일정한 간격으로 시드(seed) 실리콘을 형성하는 단계;
    상기 시드 실리콘 사이의 상기 반도체 기판상에 장벽 절연막을 증착하는 단계;
    상기 장벽 절연막 상에 단결정 실리콘막을 성장시키는 단계;
    상기 장벽 절연막이 노출될 때까지 상기 단결정 실리콘막을 선택적으로 식각하여 트렌치 형성 영역을 한정하는 단계; 및
    상기 트렌치 형성 영역에 트렌치 격리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 단결정 실리콘을 성장시키는 단계는 선택적 에피택시 성장(selective epitaxial growth : SEG)법을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 시드 실리콘을 형성하는 단계 이전에 상기 반도체 기판의 상기 장벽 절연막이 형성되는 위치보다 깊은 위치에 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항 또는 제3항에 있어서, 상기 트렌치 격리막을 형성하는 단계 이후에
    상기 단결정 실리콘막 및 트렌치 격리막 상에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상에 다수의 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 게이트 전극을 형성하는 단계에서 상기 인접한 게이트 전극 사이의 간격은 상기 시드 실리콘의 간격과 같고, 상기 게이트 전극은 상기 시드 실리콘의 상부에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 트렌치 형성 영역을 한정하는 단계에서 상기 트렌치 형성 영역은 상기 단결정 실리콘막이 서로 만나는 계면에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제5항에 있어서, 상기 트렌치 형성 영역을 한정하는 단계에서 상기 트렌치 형성 영역은 상기 게이트 전극에 수직한 방향으로 인접한 세 곳의 상기 계면 중에서 바깥쪽 두 곳의 계면에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제4항에 있어서, 상기 게이트 전극을 형성하는 단계에서 상기 게이트 전극의 간격은 상기 시드 실리콘 간격의 절반과 같고, 상기 게이트 전극은 상기 시드 실리콘과 상기 단결정 실리콘막이 서로 만나는 계면 사이에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 트렌치 격리막은 상기 시드 실리콘 및 계면의 위치에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 장벽 절연막을 형성하는 단계는
    상기 시드 실리콘 및 반도체 기판 상에 절연막을 증착하는 단계; 및
    상기 제1 절연막을 식각하여 상기 시드 실리콘을 노출시키는 장벽 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1항에 있어서, 상기 트렌치 격리막을 형성하는 단계는
    상기 트렌치 형성 영역 및 단결정 실리콘막 상에 절연막을 증착하는 단계; 및
    상기 절연막을 상기 단결정 실리콘막이 드러날 때까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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