KR20030096574A - 반도체 메모리의 비트라인 균등화 신호 제어회로 - Google Patents

반도체 메모리의 비트라인 균등화 신호 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리의 비트라인 균등화 신호 제어회로에 관한 것으로서, 더욱 상세히는 비트라인 균등화 회로를 제어하기 위한 비트라인 균등화 신호를 구동하는 비트라인 균등화 신호 제어 장치에 있어서,
외부 전압으로 클램프 전압을 발생하는 클램프 전압 발생부; 상기 클램프 전압과 접지전압을 구동하여 비트라인 균등화 신호를 구동하는 구동부; 및 테스트 모드시에 외부전압으로 상기 클램프 전압을 구동하는 클램프 전압 제어부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리의 비트라인 균등화 신호 제어회로{Apparatus for semiconductor memory with device for controling equalization signal}
본 발명은 반도체 메모리의 비트라인 균등화 신호 제어회로에 관한 것으로서, 더욱 상세히는 외부 전압전위(Vext)와 클램프 전압(VextCLP) 사이에 피모스 트랜지스터를 포함한 클램프 전압제어부를 구비하여 클램프 전압(VextCLP)의 전위 상승을 막아줌으로써 반도체 메모리 장치의 신뢰성 문제를 해결할 수 있는 반도체 메모리의 비트라인 균등화 신호 제어회로에 관한 것이다.
반도체 메모리의 비트라인과 비트바 라인은 메모리 셀에 가장 직접적으로 연결되는 데이터 신호 전달 경로이다. 이 비트라인과 비트바 라인을 통하여 메모리 셀에 데이터 신호가 전달되거나, 또는 메모리 셀로부터 읽혀진 데이터 신호가 센스 앰프에 전달되기도 한다.
이 비트라인 쌍의 어느 한쪽에 데이터 신호가 실릴 경우 비트라인과 비트바 라인 사이에는 전위차가 발생한다. 센스 앰프는 이 전위차를 증폭하여 데이터 버스에 전달한다. 빠른 동작과 적은 소비전력을 위하여 메모리 셀의 캐패시터의 용량을 작게 설계하기 때문에 비트라인과 비트바 라인 사이의 전위차는 매우 작을 수 밖에 없다. 따라서 초기에 비트라인과 비트바 라인의 전압 레벨을 매우 정밀하게 균등화시킬 필요가 있다.
도 1은 종래의 반도체 메모리의 셀 어레이와 비트라인 균등화 회로의 연결을 나타낸 도면으로서, 비트라인 쌍 BL,/BL에는 메모리 셀 어레이, 비트라인 균등화 회로, 센스 앰프, 균등화 신호 구동부 등으로 연결되어 있음을 나타낸다.
도 1에서 도시한 바와 같이, 비트라인 균등화 회로는 쓰기(write)나 읽기(read) 동작 후에 비트라인(BL)과 비트바 라인(/BL)을 비트라인 프리차지 전압(VBLP) 레벨로 프리자치(precharge) 시키는 프리차지 엔모스 트랜지스터(PTR1, PTR2)와 균등 엔모스 트랜지스터(EQTR)를 구비하고, 프리차지 엔모스트랜지스터(PTR1, PTR2)의 드레인 노드(Drain node) 쪽에 비트라인 프리차지 전압(VBLP)이 인가된다.
이와 같이, 비트라인 균등화 회로는 비트라인 균등화 신호(BLEQ)가 하이(High) 레벨이 되면 엔모스 트랜지스터(PTR1, PTR2, EQTR)가 턴 온(TURN ON)되어 비트라인(BL)과 비트바 라인(/BL)이 모두 비트라인 프리차지 전압(VBLP)으로 균등화 된다. 이후 비트라인 균등화 신호가 다시 로우(Low) 레벨로 떨어지면 엔모스 트렌지스터(PTR1, PTR2, EQTR)가 턴 오프(TURN OFF)되어 비트라인(BL)과 비트바 라인(/BL)이 모드 비트라인 프리차지 전압 레벨을 유지한 채 플로팅 상태가 된다.
이 상태에서 워드 라인(WL)이 활성화되어 메모리 셀의 엔모스 트랜지스터(CTR1, CTR2)가 턴온되면 비트라인(BL)과 셀 캐패시터(C1, C2) 사이에 전하의 이동이 발생한다. 센스 앰프는 이때 발생하는 비트라인(BL)과 비트바 라인(/BL)의 전위차를 증폭한다. 이때 센스 앰프의 증폭 전압은 센스 앰프 구동부(미도시)에서 제공되는 피모스 게이트 전압과 엔모스 게이트 전압에 의해 결정되는데, 피모스 게이트 전압과 엔모스 게이트 전압은 각각 전원전압과 접지전압으로 작용한다.
한편, 비트라인 균등화 회로를 구동하기 위한 비트라인 균등화 신호(BLEQ)는 비트라인 균등화 신호 구동부에서 발생되는데, 이는 비트라인 인에이블 신호가 버퍼링되어 외부전압(Vext), 접지전압(VSS) 레벨로 만들어진다.
또한, WBI 테스트 모드 또는 노멀(normal) 테스트 모드 시에 포싱패드를 통해 비트라인 프리차지 전압(VBLP) 보다 높은 레벨로 포싱하면, 프리차지 트랜지스터의 드레인 프링징(fringing) 캐패시턴스(capacitance) 및 균등화 트랜지스터의 소스/드레인 프링징(fringing) 캐패시턴스(capacitance)에 의해 비트라인 균등화 신호(BLEQ)의 전위가 상승하게 되고, 그에 따라 비트라인 균등화 신호(BLEQ)와 접합(junction) 연결되어 있는 클램프 전압(VextCLP) 라인도 상승하게 되어 WBI 테스트 또는 노멀(normal) 테스트 시에 잘못된 결과가 발생하는 문제점이 있다.
이와 같은 문제점을 타이밍을 통해 설명하면, 도 2는 도 1의 회로의 동작을 설명하기 위한 타이밍도로서, 도 1의 회로를 시물레이션 한 결과를 도시한 도면이다. 도 2에서 도시한 바와 같이, 포싱패드(forcing pad)(100)에서 비트라인 프리차지 전압(VBLP) 보다 높은 레벨로 포싱하면, 그에 따라 비트라인 균등화 신호(BLEQ) 및 클램프 전압(VextCLP)의 전위가 외부전압(Vext)보다 상승하게 되어 높은 전위로 인해 연결접합(junction) 파괴(degradation) 및 반도체 메모리 소자의 신뢰성에 좋지 않은 영향을 끼치게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, WBI 및 Normal 테스트 모드 시에 비트라인 프리차지 전압(VBLP)을 하이 레벨로 포싱할 때, 클램프 전압제어부의 피모스 트랜지스터가 클램프 전압(VextCLP)라인과 외부전압(Vext)라인 사이에서 스위칭 역할을 하여 클램프 전압(VextCLP)의 전위 상승을 방지하는 반도체 메모리의 비트라인 균등화 신호 제어회로를 제공하는 데 있다.
도 1은 종래의 반도체 메모리의 셀 어레이와 비트라인 균등화 회로의 연결을 나타낸 도면.
도 2는 도 1의 회로의 동작을 설명하기 위한 타이밍도.
도 3은 본 발명의 실시예에 따른 반도체 메모리의 비트라인 균등화 신호 구동 회로도.
도 4는 도 3의 회로의 동작을 설명하기 위한 타이밍도이다.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 포싱 패드(Forcing Pad)102 :메모리 셀 어레이
104 :비트라인 균등화 회로106 :센스 앰프
108 :비트라인 균등화 신호 구동부 200 :전압 제어부
상기 과제를 달성하기 위한 본 발명에 따른 반도체 메모리의 비트라인 균등화 신호 제어 장치는 비트라인 균등화 회로를 제어하기 위한 비트라인 균등화 신호를 구동하는 비트라인 균등화 신호 제어 장치에 있어서,
외부 전압이 스위칭된 클램프 전압과 접지전압을 구동하여 비트라인 균등화 신호를 출력하는 구동회로; 및 상기 외부전압으로 테스트 모드시에 상기 클램프 전압을 클램핑하여 상기 비트라인 균등화 신호의 출력을 안정화시키는 클램프 전압 제어부;를 포함하는 것을 특징으로 한다.
또한, 클램프 전압 제어부는 웨이퍼 번인 테스트 신호와 노멀 테스트 신호의 입력을 판단하는 판단부; 및 상기 판단부에서 출력되는 신호에 의해 상기 외부전압을 스위칭하여 클램프 전압을 구동하는 클램프 전압구동부;로 구성되는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 메모리의 비트라인 균등화 신호 구동 회로도로서, 메모리 셀 어레이(102), 비트라인 균등화 회로(104), 센스 앰프(106), 비트라인 균등화 신호 구동회로(108), 클램프 전압제어부(200)로 구성됨을 나타낸다.
도 3에서 도시한 바와 같이, 메모리 셀 어레이(102)는 비트라인(BL)과 비트바 라인(/BL)이 하나의 쌍을 이루고, 비트라인(BL)과 워드 라인(WL) 사이에 엔모스트랜지스터(CTR1, CTR2)와 셀 캐패시터(C1, C2)로 구성되며, 이 비트라인(BL) 쌍의 전압차는 센스 앰프(106)에 의해 증폭된다.
비트라인 균등화 회로(104)는 비트라인(BL)과 비트바 라인을 비트라인 프리차지 전압(VBLP) 레벨로 프리차지시키는 프리차지 트랜지스터(PTR1, PTR2)와 균등화 트랜지스터(EQTR)로 구성되는데, 프리차지 트랜지스터(PTR2)의 드레인(Drain) 노드(node)쪽으로 비트라인 프리차지 전압(VBLP)가 입력된다.
센스 앰프(106)는 센스 앰프 제어 신호에 의해 제어되는데, 센스 앰프(106)에서 센스 앰프 제어 신호가 입력되는 양단은 비트라인(BL) 및 비트바 라인(/BL)과 마찬가지로 프리차지 되어 있다가 센스 앰프 제어신호가 각각 하이레벨과 로우레벨로 되면 비로소 활성화되어 비트라인 전압차를 증폭하게 된다.
비트라인 균등화 신호 구동회로(108)는 엔모스 트랜지스터(NM1, NM2) 두개와 피모스 트랜지스터(PM1)로 구성되며, 프리차지 트랜지스터(PTR1, PTR2)와 균등화 트랜지스터(EQTR)를 제어하는 비트라인 균등화 신호(BLEQ)를 발생시킨다.
여기서, 외부전압(Vext)이 피모스 트랜지스터(PM1) 소스(source) 쪽에 직접 연결되면 외부 노이즈에 민감하게 되는데, 이를 방지하기 위해 엔모스 트랜지스터(NM1)를 외부전압(Vext)라인과 피모스 트랜지스터(PM1) 사이에 연결시킨다. 이때, 엔모스 트랜지스터(NM1)의 드레인(drain) 쪽에는 외부전압(Vext)라인이, 게이트(gate) 쪽에는 펌핑전압(VPP)라인이, 소스(source) 쪽에는 클램프 전압(VextCLP)라인이 연결되도록 구성하는 것이 바람직하다.
클램프 전압제어부(200)는 피모스 트랜지스터(PM2)와 노아게이트(NOR)로 구성되는데, 피모스 트랜지스터(PM2)의 드레인(drain)쪽을 엔모스 트랜지스터(NM1)와 피모스 트랜지스터(PM1) 사이에 연결하여 클램프 전압(VextCLP)을 공급하고, 소스(source)쪽을 외부전압(Vext)라인으로 연결하며, 게이트(gate)쪽으로 노아게이트(NOR)를 연결하여 구성한다.
여기서 노아게이트(NOR)의 두개의 입력은 웨이퍼 번인(WBI) 테스트 신호와 노멀(normal) 테스트 신호로 구성되는데, 웨이퍼 번인(WBI) 테스트 신호와 노멀 테스트 신호 중에 어느 한 신호가 하이레벨로 노아게이트(NOR)에 입력되면, 그 입력에 따른 로우신호에 의해 제어되어 피모스 트랜지스터(PM2)가 턴온(turn-on)되는데 상승된 클램프 전압(VextCLP)을 외부전압(Vext) 라인에 인가하여, 클램프 전압(VextCLP)의 상승을 막아준다.
따라서, 비트라인 프리차지 전압(VBLP) 전위 상승에 따른 비트라인 균등화 신호(BLEQ) 전압 및 클램프 전압(VextCLP)의 상승을 막아주어 안정된 전위를 얻을 수 있다.
여기서, 메모리 소자의 WBI(Wafer burn-in) 테스트 모드는 소자 자체의 초기결함을 조기에 발견하기 위해 전체 디램(dram) 소자에 대해 전압과 주위 온도를 실제의 사용 조건보다도 더욱 열악한 조건(stress)으로 인가해주면서 소자의 특성변화를 검출하는 것을 의미하며, 웨이퍼(wafer) 상태에서 번-인 스트레스(burn-in stress)를 주기 위하여 다수의 워드라인을 동시에 구동하는 동작을 말한다.
웨이퍼 번인(WBI; wafer burn-in) 테스트 모드는 셀 스트레스를 주어 셀 신뢰성 테스트 및 셀에 하이 데이터를 쓰기(write)하기 위해 비트라인 프리차지전압(VBLP) 전위를 일정한 레벨로 포싱하여 상승시킨다.
또한, 노멀 테스트 모드는 비트라인 프리차지 전압(VBLP) 발생기를 오프시키고 테스트하기 위해 필요한 레벨로 비트라인 프리차지 전압(VBLP)을 포싱하여 상승시킨다.
이와같이, 테스트 모드시에 클램프 전압제어부(200)에서 외부전압(Vext)을 구동하여 클램프 전압(VextCLP)의 상승을 방지하여 정확한 테스트 판단을 할 수 있는 것이 바람직하다.
도 4는 도 3의 회로의 동작을 설명하기 위한 타이밍도이다. 도 4에서 도시한 바와 같이, 포싱패드(forcing pad)(100)에서 비트라인 프리차지 전압(VBLP)보다 높은 레벨의 전압으로 포싱하더라도, 그에 따라 비트라인 균등화 신호(BLEQ) 및 클램프 전압(VextCLP)의 전위의 변화가 없고, 일정한 전압레벨을 유지함을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리의 비트라인 균등화 신호 제어회로는, 클램프 전압(VextCLP)의 전위 상승을 막아 줌으로써, 연결접합 파괴 및 반도체 메모리 소자의 신뢰성 문제를 해결하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 비트라인 균등화 회로를 제어하기 위한 비트라인 균등화 신호를 구동하는 비트라인 균등화 신호 제어 장치에 있어서,
    외부 전압이 스위칭된 클램프 전압과 접지전압을 구동하여 비트라인 균등화 신호를 출력하는 구동회로; 및
    상기 외부전압으로 테스트 모드시에 상기 클램프 전압을 클램핑하여 상기 비트라인 균등화 신호의 출력을 안정화시키는 클램프 전압 제어부;를 포함하는 반도체 메모리의 비트라인 균등화 신호 제어 장치.
  2. 제 1 항에 있어서, 상기 클램프 전압 제어부는,
    웨이퍼 번인 테스트 신호와 노멀 테스트 신호의 입력을 판단하는 판단부; 및
    상기 판단부에서 출력되는 신호에 의해 상기 외부전압을 스위칭하여 클램프 전압을 구동하는 클램프 전압구동부;로 구성되는 것을 특징으로 하는 반도체 메모리의 비트라인 균등화 신호 제어 장치.
  3. 제 2 항에 있어서, 상기 판단부는,
    노아게이트로 구성된 것을 특징으로 하는 반도체 메모리의 비트라인 균등화 신호 제어 장치.
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