KR20030094741A - 망사 모양의 산화막을 포함하는 반도체 웨이퍼 및 그 제조방법과 이를 이용한 아이솔레이션 방법 - Google Patents

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Abstract

본 발명의 망사 모양의 산화막을 포함하는 반도체 웨이퍼는, 실리콘 기판, 및 실리콘 기판 내에서 제1 방향과 상기 제1 방향과 교차하는 제2 방향으로 상호 이격되도록 망사 모양으로 형성된 절연막을 포함하는 것을 특징으로 한다.

Description

망사 모양의 산화막을 포함하는 반도체 웨이퍼 및 그 제조 방법과 이를 이용한 아이솔레이션 방법{Semiconductor wafer having meshed oxide layer and isolation method using the semiconductor wafer}
본 발명은 망사 모양의 산화막을 포함하는 반도체 웨이퍼 및 그 제조 방법과 이를 이용한 아이솔레이션 방법에 관한 것이다.
최근 모스 전계 효과 트랜지스터(MOSFET ; Metal Oxide Semiconductor Field Effect Transistor)의 크기 축소에 의해 아이솔레이션 공정이 점점 어려워지고 있으며, 특히 게이트 길이의 감소로 인하여 소스와 드레인 사이의 브레이크다운 전압을 확보하는 것이 매우 어려워지고 있다.
아이솔레이션 공정은, 기존의 로코스(LOCOS; LOCal Oxidation of Silicon) 아이솔레이션 방법에서 밀집도를 향상시킬 수 있는 트랜치(trench) 아이솔레이션 방법으로 그 사용 빈도가 변화되고 있다. 그러나 트랜치 아이솔레이션 방법의 사용으로 인한 소자의 밀집도를 향상시키는데는 한계가 있다. 즉 트랜치 아이솔레이션 방법은 기판에 트랜치를 형성한 후에, 그 트랜치 내부를 절연막으로 채우는 방법이므로, 소자의 크기가 작아질수록, 포토리소그래피 공정을 이용하여 트랜치 형성을 위한 식각 마스크를 원하는데로 형성하는 것이 용이하지 않다는 문제가 있다.
한편 모스 전계 효과 트랜지스터의 특성면에 있어서도, 게이트 길이가 감소됨에 따라 벌크 펀치스루(bulk punchthrough)가 쉽게 발생할 수 있으며, 벌크 펀치스루가 발생되면 소스와 드레인 사이의 브레이크다운 전압을 충분한 크기로 확보할 수 없어서 소자의 신뢰성이 감소된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 밀집도를 충분히 증대시키면서 아이솔레이션을 용이하게 할 수 있고 트랜지스터의 전기적 특성도 증대시킬 수 있는 망사 모양의 산화막을 포함하는 반도체 웨이퍼 및 그 제조 방법과 이를 이용한 아이솔레이션 방법을 제공하는 것이다.
도 1은 본 발명에 따른 망사 모양의 산화막을 포함하는 반도체 웨이퍼를 나타내 보인 평면도이다.
도 2는 도 1의 반도체 웨이퍼의 일부를 보다 입체적으로 나타내 보인 사시도이다.
도 3은 본 발명에 따른 반도체 웨이퍼상에 에피택셜층 패턴을 형성한 구조를 나타내 보인 사시도이다.
도 4는 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 아이솔레이션 특성을 나타내 보인 그래프이다.
도 5는 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 순방향 다이오드 특성을 나타내 보인 그래프이다.
도 6은 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 문턱 전압 특성을 나타내 보인 그래프이다.
도 7은 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 드레인-소스 전압과 드레인-소스 전류 사이의 관계를 나타내 보인 그래프이다.
도 8은 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 역방향 전류 특성을 나타내 보인 그래프이다.
도 9 내지 도 13은 본 발명에 따른 반도체 웨이퍼의 제조 방법을 나타내 보인 단면도들이다.
도 14 내지 도 15는 본 발명에 따른 반도체 웨이퍼를 이용한 아이솔레이션 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 망사 모양의 산화막을 포함하는 반도체 웨이퍼는, 실리콘 기판, 및 상기 실리콘 기판 내에서 제1 방향과 상기 제1 방향과 교차하는 제2 방향으로 상호 이격되도록 망사 모양으로 형성된 절연막을 포함하는 것을 특징으로 한다.
상기 절연막은 산화막인 것이 바람직하다.
상기 절연막의 깊이는 500-5000Å이고, 길이는 10-1000Å이며, 그리고 인접한 절연막과의 간격은 10-1000Å인 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 웨이퍼의 제조방법은, 실리콘 기판 위에 절연막 및 마스크막을 순차적으로 형성하는 단계; 상기 마스크막을 패터닝하여 상기 절연막의 일부를 노출시키는 망사 모양의 개구부들을 갖는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 절연막의 노출 부분이 제거된 절연막 패턴을 형성하는 단계; 상기 마스크막 패턴을 제거하는 단계: 상기 절연막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 실리콘 기판의 노출 부분을 제거하는 단계; 상기 절연막 패턴을 제거하는 단계; 및 산화 공정을 수행하여 상기 실리콘 기판의 제거된 부분에 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 웨이퍼를 이용한 아이솔레이션 방법은, 망사 모양의 산화막이 실리콘 기판에 형성된 구조의 반도체 웨이퍼를 이용한 아이솔레이션 방법에 있어서, 상기 실리콘 기판 및 산화막 표면 위에 실리콘 에피택셜층 및 마스크막 패턴을 형성하는 단계; 및 상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 실리콘 기판 및 산화막의 일부를 노출시키는 실리콘 에피택셜층 패턴들을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 본 발명에 따른 망사 모양의 산화막을 포함하는 반도체 웨이퍼를 나타내 보인 평면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 웨이퍼(100)는, 그 크기나 외형면에서는 통상의 반도체 웨이퍼(100)와 동일하다. 그러나 반도체 웨이퍼(100)의 일부(A)를 확대하여 나타내 보인 바와 같이, 실리콘 기판(110) 내에 망사 모양의 산화막(meshed oxide layer)(120)이 형성된다는 점에서 통상의 반도체 웨이퍼(100)와 상이하다.
도 2는 도 1의 반도체 웨이퍼의 일부(도 1의 A)를 보다 입체적으로 나타내 보인 사시도이다.
도 2를 참조하면, 망사 모양의 산화막(120)은 제1 산화막(122) 및 제2 산화막(124)을 포함한다. 복수개의 제1 산화막(122)이, 실리콘 기판(110) 내에서 상호 일정 간격을 유지하면서 제1 방향으로 형성된다. 복수개의 제2 산화막(124)은, 실리콘 기판(110) 내에서 상호 일정 간격을 유지하면서 제2 방향, 즉 제1 산화막(122)과 교차하도록 형성된다.
도 3은 본 발명에 따른 반도체 웨이퍼상에 에피택셜층 패턴을 형성한 구조를 나타내 보인 사시도이다.
도 3을 참조하면, 망사 모양의 산화막(120)이 형성된 실리콘 기판(110) 표면 위에 실리콘 에피택셜층 패턴들(301, 302, 303, 304, 305)이 형성된다. 이 실리콘 에피택셜층 패턴들(301, 302, 303, 304, 305)은 전극으로 사용된다. 실리콘 에피택셜층 패턴들(301, 302, 303, 304, 305)의 두께(d)는 500Å 이하가 적당하다. 망사 모양의 산화막(120)의 길이(L)는 10-1000Å이고, 깊이(D)는 500-5000Å이며, 그리고 인접한 산화막(120) 사이의 간격(S)은 10-1000Å이다.
이와 같이 망사 모양의 산화막(120)을 갖는 실리콘 기판(110) 위에 전극으로서 실리콘 에피택셜층 패턴들(301, 302, 303, 304, 305)이 형성된 구조에 있어서, 전극간 아이솔레이션은 실리콘 에피택셜층 패턴들(301, 302, 303, 304, 305) 사이에서 노출된 실리콘 기판(110)이 적어도 하나의 산화막(120)을 포함하고 있으면 이루어진다. 예컨대 실리콘 에피택셜층 패턴(301)과 실리콘 에피택셜층 패턴(302) 사이에서 노출된 실리콘 기판(110) 내에 3개의 산화막(120a, 120b, 120c)이 포함되어 있으므로 충분한 아이솔레이션 효과가 나타난다.
도 4는 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 아이솔레이션 특성을 나타내 보인 그래프이다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터에 있어서, 인접한 실리콘 에피택셜층 패턴 사이로 흐르는 전류량(I)은 인가된 전압(V)이 증가하더라도 크게 증가하지 않으므로 인접한 실리콘 에피택셜층 패턴 사이의 아이솔레이션이 충분하다는 것을 알 수 있다.
도 5는 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 순방향 다이오드 특성을 나타내 보인 그래프이다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 pn 접합에 나타나는 전압-전류 특성 그래프가 일반 다이오드의 전압-전류 특성 그래프와 거의 동일하게 나타난다는 것을 알 수 있다.
도 6은 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 문턱전압 특성을 나타내 보인 그래프이다.
도 6에 도시된 바와 같이, 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 문턱 전압(threshold voltage)은 대략 1.2V로서, 일반적인 트랜지스터의 문턱 전압값과 유사하게 나타난다는 것을 알 수 있다.
도 7은 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 드레인-소스 전압과 드레인-소스 전류 사이의 관계를 나타내 보인 그래프이다.
도 7에 도시된 바와 같이, 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 드레인-소스 전압(Vds)과 드레인-소스 전류(Ids) 특성은 일반적인 트랜지스터의 드레인-소스 전압과 드레인-소스 전류 특성 곡선과 거의 동일하게 나타난다.
도 8은 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 역방향 전류 특성을 나타내 보인 그래프이다.
도 8에 도시된 바와 같이, 일반적인 트랜지스터의 역방향 전류는 대략 8V의 드레인-소스 전압(Vds)일 때 드레인 오프 전류(Idoff)가 급격히 증가하여 브레이크다운 현상이 발생했음을 알 수 있다. 이에 반하여 본 발명에 따른 반도체 웨이퍼를 이용하여 제조한 트랜지스터의 역방향 전류는 대략 10V의 드레인-소스 전압(Vds)이 인가되더라도 드레인 오프 전류(Idoff)의 급격한 증가 현상을 발생되지 않으며, 이에 따라 브레이크다운 현상이 억제된다는 것을 알 수 있다. 이는 본 발명에 따른 반도체 웨이퍼 내에 형성된 망사 모양의 산화막이 소스와 드레인 사이의 펀치스루(punchthrough)를 억제하기 때문이다.
도 9 내지 도 13은 본 발명에 따른 반도체 웨이퍼의 제조 방법을 나타내 보인 단면도들이다.
먼저 도 9를 참조하면, 실리콘 기판(902) 위에 절연막(904)을 형성한다. 그리고 절연막(904) 위에 마스크막, 예컨대 포토레지스트막(906)을 형성한다. 상기 절연막(904)은 산화막일 수 있으나, 산화막 이외의 다른 막질 일 수도 있다.
다음에 도 10을 참조하면, 통상의 포토리소그래피법을 이용한 노광 및 현상을 수행하여 포토레지스트막 패턴(908)을 형성한다. 이 포토레지스트막 패턴(908)은 복수개의 개구부들(910)을 갖는데, 도면에 나타나지는 않지만, 이 개구부들(910)은 망사 모양을 갖는다.
다음에 도 11을 참조하면, 포토레지스트막 패턴(908)을 식각 마스크로 한 식각 공정을 수행하여 절연막(도 10의 904)의 노출 부분을 제거한다. 그리고 포토레지스트막 패턴(908)을 제거한다. 그러면 실리콘 기판(902)의 일부 표면을 노출시키는 개구부들(914)을 갖는 절연막 패턴(912)이 형성된다.
다음에 도 12를 참조하면, 절연막 패턴(912)을 식각 마스크로 한 식각 공정을 수행하여 실리콘 기판(902)의 노출 부분을 제거한다. 그리고 절연막 패턴(912)을 제거한다. 그러면 실리콘 기판(902)은 복수개의 개구부들(916)을 갖게 된다.
다음에 도 13을 참조하면, 산화 공정을 수행하여 실리콘 기판(902)의 개구부들(916) 내부를 산화막(918)으로 채운다. 그러면 망사 모양의 산화막(918)이 실리콘 기판(902) 내부에 형성된 반도체 웨이퍼가 만들어진다.
도 14 내지 도 15는 본 발명에 따른 반도체 웨이퍼를 이용한 아이솔레이션방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 14를 참조하면, 도 13의 실리콘 기판(902) 및 산화막(918) 표면 위에 실리콘 에피택셜층(920)을 성장시킨다. 다음에 실리콘 에피택셜층(920)의 일부 표면을 노출시키는 개구부(924)를 갖는 마스크막 패턴(922)을 형성한다. 마스크막 패턴(922)은 아이솔레이션 시키고자 하는 영역의 실리콘 에피택셜층(920)을 노출시킨다.
다음에 도 15를 참조하면, 상기 마스크막 패턴(922)을 식각 마스크로 한 식각 공정을 수행하여 실리콘 에피택셜층(920)의 노출 부분을 제거한다. 그리고 마스크막 패턴(922)을 제거한다. 형성된 실리콘 에피택셜층 패턴들(926 및 928)은 전극으로 사용되며, 실리콘 에피택셜층 패턴들(926 및 928) 사이의 실리콘 기판(902)에는 산화막(918)이 포함되어 있으므로, 실리콘 에피택셜층 패턴들(926 및 928) 사이는 전기적으로 아이솔레이션 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 망사 모양의 산화막을 포함하는 반도체 웨이퍼 및 그 제조 방법과 이를 이용한 아이솔레이션 방법에 의하면, 반도체 소자의 집적도가 증가하더라도, 전극으로서 사용하는 실리콘 에피택셜층의 일부를 제거함으로써 용이하게 전기적인 아이솔레이션을 달성할 수 있으며, 또한 소자의전기적인 특성면에서 벌크 펀치스루를 방지함으로써 소자의 브레이크다운을 억제하여 신뢰성을 향상시킬 수 있다는 이점이 있다.

Claims (5)

  1. 실리콘 기판; 및
    상기 실리콘 기판 내에서 제1 방향과 상기 제1 방향과 교차하는 제2 방향으로 상호 이격되도록 망사 모양으로 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 절연막은 산화막인 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항에 있어서,
    상기 절연막의 깊이는 500-5000Å이고, 길이는 10-1000Å이며, 그리고 인접한 절연막과의 간격은 10-1000Å인 것을 특징으로 하는 반도체 웨이퍼.
  4. 실리콘 기판 위에 절연막 및 마스크막을 순차적으로 형성하는 단계;
    상기 마스크막을 패터닝하여 상기 절연막의 일부를 노출시키는 망사 모양의 개구부들을 갖는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 절연막의 노출 부분이 제거된 절연막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 제거하는 단계:
    상기 절연막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 실리콘 기판의 노출 부분을 제거하는 단계;
    상기 절연막 패턴을 제거하는 단계; 및
    산화 공정을 수행하여 상기 실리콘 기판의 제거된 부분에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  5. 망사 모양의 산화막이 실리콘 기판에 형성된 구조의 반도체 웨이퍼를 이용한 아이솔레이션 방법에 있어서,
    상기 실리콘 기판 및 산화막 표면 위에 실리콘 에피택셜층 및 마스크막 패턴을 형성하는 단계; 및
    상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 실리콘 기판 및 산화막의 일부를 노출시키는 실리콘 에피택셜층 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 아이솔레이션 방법.
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JPS61114548A (ja) * 1984-11-09 1986-06-02 Res Dev Corp Of Japan 半導体素子分離帯の形成方法
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