KR20030092732A - 반도체 장치의 게이트 패턴 형성 방법 - Google Patents

반도체 장치의 게이트 패턴 형성 방법 Download PDF

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Abstract

반도체 장치의 게이트 패턴 형성 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 게이트 산화막, 다결정 실리콘막 패턴 및 금속막 패턴을 형성한 후, 그 결과물에 대해 전처리를 실시하는 단계를 포함한다. 이후, 다결정 실리콘막 패턴의 측벽을 선택적으로 산화시키는 선택적 산화 공정을 실시한다. 이때, 전처리는 수소 및 질소를 포함하는 공정가스를 사용하여 실시한다. 이러한 전처리는 선택적 산화 공정에서 발생하는 게이트 산화막의 두께 증가 및 후속 열공정에서 성장하는 수염 결정을 예방한다.

Description

반도체 장치의 게이트 패턴 형성 방법{Method Of Forming Gate Pattern Of Semiconductor Device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 수소 및 질소를 사용하는 전처리 단계를 포함하는 반도체 장치의 게이트 패턴 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 게이트 패턴의 선폭은 더욱 가늘어지는 추세이다. 상기 게이트 패턴의 선폭이 가늘어질수록 상기 게이트 패턴의 전기적 저항은 증가하며, 이러한 저항 증가는 상기 게이트 패턴의 RC 지연(RC delay)을 증가시킴으로써 반도체 장치의 속도를 떨어뜨리는 원인이 된다. 상기 게이트 패턴의 저항 증가를 최소화하기 위해, 상기 게이트 전극으로 널리 사용되는 다결정 실리콘막상에 낮은 저항을 갖는 금속막을 형성하는 폴리메탈(polymetal) 구조의 게이트 패턴이 사용된다. 상기 게이트 패턴을 폴리메탈 구조로 형성함으로써, 고집적화 및 고속화된 특성을 함께 갖는 반도체 장치를 제조할 수 있다.
도 1 내지 도 3은 일반적인 폴리 메탈 구조의 게이트 패턴을 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 산화막(20)을 형성한다. 상기 게이트 산화막(20) 상에, 다결정 실리콘막, 텅스텐 질화막 및 텅스텐막을 차례로 형성한다. 상기 텅스텐막, 상기 텅스텐 질화막 및 상기 다결정 실리콘막을 차례로 패터닝하여, 텅스텐막 패턴(40), 텅스텐 질화막 패턴(35) 및 다결정실리콘막 패턴(30)을 형성한다. 이들 패턴들(30, 35, 40)은 게이트 패턴(45)을 구성한다. 상기 게이트 패턴(45) 형성을 위한 패터닝 공정은 이방성 식각 단계를 포함한다. 이러한 이방성 식각 단계에 의해, 알려진 것처럼, 상기 다결정 실리콘막 패턴(30) 및 상기 반도체기판(10)은 식각 손상을 입는다.
도 2를 참조하면, 반도체 장치의 안정된 특성을 위해서는 상기 식각 손상을 치유하는 것이 필요하다. 이를 위해, 상기 게이트 패턴(45)을 형성한 후, 상기 다결정 실리콘막 패턴(30)의 측벽을 열산화시키는 선택적 산화(selective oxidation) 공정을 실시한다. 상기 선택적 산화 공정은 상기 텅스텐막 패턴(40)을 산화시키지 않으면서, 실리콘만을 선택적으로 열산화시키는 것을 목적으로 한다.
그런데, 앞서 설명한 것처럼, 반도체 장치의 고집적화에 따른 상기 게이트 패턴(45)의 선폭 감소는 상기 선택적 산화 공정 동안에 상기 게이트 산화막(20)의두께를 증가시키는 문제를 유발한다. 아래 표 1은 상기 선택적 산화 공정을 실시한 후, 상기 게이트 산화막(20)의 두께를 측정한 결과를 나타낸다.
게이트 절연막의 두께(Å)
게이트 선폭(80㎚)인 경우 게이트 선폭(200㎚)인 경우
l1(중앙) l2(가장자리) l1(중앙) l2(가장자리)
78 87 46 78
위 표1에서 확인할 수 있는 것처럼, 상기 게이트 패턴(45)의 선폭이 넓은 경우(200㎚), 상기 게이트 산화막(20)은 가장자리에서 두꺼워지지만(78Å), 중앙부에서는 두꺼워지지 않는다(46Å). 하지만, 상기 게이트 패턴(45)의 선폭이 좁은 경우(80㎚), 상기 게이트 산화막(20)은 위치에 따른 구분없이 두꺼워진다(78~87Å).
이처럼 상기 게이트 산화막(20)의 두께가 증가할 경우, 상기 게이트 패턴(45)을 포함하는 트랜지스터의 문턱 전압이 증가하는 문제가 유발된다. 한편, 상기 선택적 산화 공정은 상기 텅스텐막 패턴(40)이 산화되는 것을 완전히 차단하는 것은 아니다.
도 3을 참조하면, 상기 선택적 산화 공정에서 상기 텅스텐막 패턴(40)의 일부가 산화될 경우, 후속 열공정동안 산화된 상기 텅스텐막 패턴(40)의 표면으로부터 결정이 성장한다. 이에 따라, 도시한 것처럼 소위 수염 결정(whisker, 99)이 상기 텅스텐막 패턴(40)의 표면에 형성된다. 상기 수염 결정(99)을 구성하는 산화 텅스텐은 비록 저항은 높을지라도 도전성 물질이기 때문에, 워드라인과 비트라인 사이의 쇼트 경로가 되는 문제점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 선택적 산화 공정에 따른 게이트 절연막의 두께 증가를 예방할 수 있는 게이트 패턴 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 수염 결정의 성장을 예방할 수 있는 게이트 패턴 형성 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 따른 반도체 장치의 게이트 패턴 형성 방법을 나타내는 공정 단면도들이다.
도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 패턴 형성 방법을 나타내는 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 수소 및 질소를 사용하는 전처리 단계를 포함하는 게이트 패턴 형성 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 차례로 적층된 다결정 실리콘막 패턴 및 금속막 패턴으로 구성된 게이트 패턴을 형성한 후, 그 결과물에 대해 전처리를 실시하는 단계를 포함한다. 상기 전처리는 수소 및 질소를 포함하는 공정가스를 사용하여 실시한다. 상기 전처리를 실시한 후, 상기 다결정 실리콘막 패턴의 측벽을 선택적으로 산화시키는 선택적 산화 공정을 실시한다.
이때, 상기 게이트 패턴을 형성하는 단계는 상기 게이트 산화막을 포함하는 반도체기판 전면에 다결정 실리콘막 및 금속막을 형성한 후, 이들을 패터닝하는 단계를 포함한다. 이때, 상기 패터닝은 이방성 식각의 방법으로 실시하는 식각 단계를 포함한다. 상기 선택적 산화 공정은 상기 이방성 식각 단계에서 발생하는 식각 손상을 치유하기 위한 과정이다. 한편, 상기 금속막을 형성하기 전에, 상기 다결정 실리콘막 상에 금속 질화막을 더 형성하는 것이 바람직하다. 이때, 상기 금속 질화막은 질화 텅스텐으로 형성하는 것이 바람직하다. 또한, 상기 금속막 패턴은 텅스텐으로 형성하는 것이 바람직하다.
상기 선택적 산화 공정은 상기 금속막 패턴의 산화를 예방하는 공정 조건을 포함하는 것이 바람직하다. 하지만, 종래 기술에 따르면, 상기 선택적 산화 공정이 불완전하게 실시될 경우, 워드라인과 비트라인 사이의 쇼트 경로를 형성하는 수염 결정이 성장하는 문제가 있었다. 하지만, 본 발명에 따르면, 상기 수염 결정은 상기 전처리 단계를 통해 예방된다. 또한, 상기 전처리 단계는 상기 선택적 산화 공정 동안 상기 게이트 산화막의 두께가 증가하는 현상을 예방하는 역할도 한다.
상기 전처리는 100 내지 1200 ℃의 온도, 5 내지 1000 torr의 압력에서, 30 내지 1000 초의 시간동안 실시한다. 또한, 상기 전처리에서 사용되는 수소 가스 및 질소 가스는 모두 0.1 내지 100 slm의 유량으로 주입되는 것이 바람직하다. 또한, 상기 전처리 및 선택적 산화 공정은 동일한 하나의 장비에서 실시되거나, 각각 다른 장비에서 실시될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4 내지 도 6는 본 발명의 바람직한 실시예에 따른 게이트 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.
도 4를 참조하면, 반도체 기판(100)의 소정 영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 활성영역 상에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)을 포함하는 반도체기판 전면에, 다결정 실리콘막(120), 금속막(140) 및 마스크막(150)을 차례로 형성한다.
상기 소자분리막은 통상적인 트렌치 소자분리 기술을 사용하여 형성하는 것이 바람직하다. 또한, 상기 게이트 절연막(110)은 상기 반도체기판(100)의 활성영역을 열산화시킴으로써 형성하는 실리콘 산화막인 것이 바람직하다.
상기 금속막(140)은 텅스텐(W)으로 형성하는 것이 바람직한데, 티타늄(Ti), 탄탈륨(Ta), 질화 텅스텐(WN), 질화 티타늄(TiN) 및 실리사이드(silicide) 계열의 물질들 중에서 선택된 적어도 한가지 물질로 형성할 수도 있다. 또한, 상기 금속막(140)과 상기 다결정 실리콘막(120)의 반응을 방지하기 위하여, 상기 금속막(140)을 형성하기 전에, 상기 다결정 실리콘막(120) 상에 금속 질화막(130)을 더 형성하는 것이 바람직하다. 상기 금속 질화막(130)은 질화 텅스텐(WN)인 것이 바람직한데, 질화 티타늄(TiN)으로 형성할 수도 있다. 이에 더하여, 상기 금속 질화막(130)을 형성한 후, 상기 금속 질화막(130)의 특성을 안정화시키기 위한 열처리 공정을 더 실시할 수도 있다.
상기 마스크막(150)은 실리콘 질화막인 것이 바람직한데, 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지 물질이 사용될 수도 있다.
도 5를 참조하면, 상기 마스크막(150)을 패터닝하여 마스크 패턴(155)을 형성한다. 상기 마스크 패턴(155)을 형성하는 단계는 이방성 식각 단계를 포함하는 통상적인 패터닝 공정을 사용하는 것이 바람직하다.
상기 마스크 패턴(155)을 식각 마스크로 사용하여, 금속막(140), 금속 질화막(130) 및 다결정 실리콘막(120)을 차례로 식각함으로써, 게이트 패턴(160)을 형성한다. 상기 게이트 패턴(160)은 상기 게이트 절연막(110) 상에 차례로 적층된 다결정 실리콘막 패턴(125), 금속 질화막 패턴(135), 금속막 패턴(145) 및 마스크 패턴(155)으로 구성된다. 이때, 상기 게이트 패턴(160) 형성을 위한 식각 공정은 상기 게이트 절연막(110)에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시하는 것이 바람직하다.
한편, 상기 게이트 패턴(160) 형성을 위한 이방성 식각 공정에는 통상적으로 플라즈마를 사용하는 건식 식각의 방법이 사용된다. 이 경우 상기 게이트 패턴(160) 및 상기 반도체기판(100)에 식각 손상이 발생하므로, 이를 치유하기 위한 선택적 산화 공정을 더 실시하는 것이 바람직하다. 하지만, 종래 기술에서 설명한 것처럼, 상기 선택적 산화 공정은 상기 게이트 절연막(110)의 두께를 증가시키는 문제를 갖는다. 따라서, 본 발명에 따르면 상기 선택적 산화 공정을 실시하기 전에, 종래 기술에서 설명한 문제점들을 최소화하기 위한 추가적인 공정을 더 실시한다.
도 6을 참조하면, 상기 선택적 산화 공정에 따른 게이트 절연막(110)의 두께증가를 예방하기 위해, 상기 게이트 패턴(160)을 질소(N2) 및 수소(H2)에 노출시키는 전처리 단계를 실시한다. 상기 전처리 단계는 100 내지 1200℃의 온도, 5 내지 1000 torr의 압력에서, 30 내지 1000 초의 시간 동안 실시하는 것이 바람직하다. 또한, 상기 전처리 단계에서 사용되는 질소(N2) 가스 및 수소(H2) 가스는 모두 0.1 내지 100 slm(standard liter per minute)의 유량으로 공급되는 것이 바람직하다.
상기 전처리 단계를 실시한 후, 상기 금속막 패턴(145)의 산화를 방지하면서, 상기 게이트 패턴(160) 형성 공정에서 발생한 식각 손상을 치유하기 위해 선택적 산화(selective oxidation) 공정을 실시한다. 상기 선택적 산화 공정은 850℃의 온도 및 상압의 공정 조건을 500초동안 유지하면서, 수소(H2) 및 산소(O2)를 각각 7.8slm 및 1.0slm의 유량으로 공급하는 것이 바람직하다. 이때, 상기 선택적 산화 공정에서 온도, 압력, 공정 시간 및 가스 유량 등의 공정 조건은 소정의 범위 내에서 조절될 수도 있다. 한편, 상기 전처리 단계 및 상기 선택적 산화 공정은 동일한 하나의 장비에서 실시되거나, 각각 다른 장비에서 실시될 수도 있다.
상기 선택적 산화 공정에 의해, 상기 다결정 실리콘막 패턴(125)의 측벽은 산화되어, 측벽 산화막(170)을 형성한다. 하지만, 상기 전처리 단계를 포함하는 본 발명의 게이트 패턴 형성 방법에 따르면, 상기 게이트 절연막(110)의 중앙부가 두꺼워지는 현상은 예방된다. 이러한 예방의 효과는 상기 게이트 패턴(160)의 선폭이 감소하는 경우에도 유효하다.
아래 표 2에서, 종래 기술 및 본 발명의 방법에 따라 형성된 게이트절연막(20, 110)의 두께를 비교하였다. 이때, 종래 기술과 비교할 때, 본 발명은 선택적 산화 공정 전에 전처리 단계를 더 실시하였다. 또한, 실험에 적용된 전처리 단계는 850℃의 온도, 760 torr의 압력에서, 500 초의 시간 동안 질소(N2) 가스 및 수소(H2) 가스를 각각 1slm 및 3 slm의 유량으로 공급하였다. 본 발명과 종래 기술의 공통된 단계인 선택적 산화 공정은 통상적인 방법, 즉 도 6에서 설명된 방법에 따라 실시되었다. 이때, 상기 게이트 절연막(110)의 최초 목표 두께(t0)는 50Å으로 형성되었다. 한편, 알려진 것처럼, 증착 공정 후 제조 라인 내에서 측정되는 막의 두께와 TEM 사진을 통해 측정되는 두께 사이에는 차이가 있을 수 있다. 따라서, 아래 표 2는 본 발명과 종래 기술의 방법들 사이의 차이점에 의해 발생되는 상기 게이트 절연막(110) 두께의 변화 경향을 나타내는 것으로 이해되어야 한다.
게이트 절연막의 두께(Å)
방법 게이트 선폭(80㎚)인 경우 게이트 선폭(200㎚)인 경우
tc(중앙) te(가장자리) tc(중앙) te(가장자리)
종래기술 선택적 산화 78 87 46 78
본 발명 전처리 + 선택적 산화 55 70 50 79
표 2를 참조하면, 상기 게이트 절연막(110)의 가장자리 두께(te)는 본 발명과 종래 기술에 따른 구별 없이, 또한 상기 게이트 패턴(160)의 선폭에 관계없이 증가하는 경향을 나타내었다.
한편, 종래 기술에 따르면, 상기 게이트 절연막(110) 중앙부의 두께(tc)는 상기 게이트 패턴(160)의 선폭이 큰 경우(200㎚)에는 46Å로서 목표 두께(t0)와 유사한 반면, 상기 게이트 패턴(160)의 선폭이 좁은 경우(80㎚)에는 78Å로서 두꺼워졌다. 이에 비해, 본 발명에 따르면, 상기 게이트 절연막(110) 중앙부의 두께(l1)는 상기 게이트 패턴(160)의 선폭이 큰 경우(200㎚) 및 작은 경우(80㎚)에 각각 50 및 55Å였다. 이러한 결과들과 목표 두께(50Å) 사이의 차이는 통상적인 측정 오차 범위인 10% 내에 포함되는 결과이다. 따라서, 본 발명에 따른 전처리 단계가 상기 게이트 패턴(160)의 선폭 감소에 따른 상기 게이트 절연막(110)의 두께 증가를 예방하는데 효과를 갖는다는 사실을 알 수 있다.
이에 더하여, 본 발명에 따른 방법은 종래 기술에서 나타나는 수염 결정(whisker)의 문제점을 예방하는데도 효과를 갖는다. 이를 확인하기 위해, 본 발명 및 종래 기술의 방법에 따라 형성된 게이트 패턴을 포함하는 반도체기판들에 대해, 질소(N2) 분위기에서 950℃의 온도로 열처리하는 수염 결정 형성 공정을 실시하였다. 상기 수염 결정 형성 공정은 본 발명의 수염 결정의 예방 효과를 종래 기술과 비교하기 위해, 상기 수염 결정이 쉽게 형성되는 것으로 알려진 공정 조건을 실시하는 과정을 의미한다.
도 3에 도시한 것처럼, 종래 기술의 방법을 따르면 수염 결정이 형성된다. 이에 반해, 본 발명의 방법에 따르면 수염 결정이 형성되지 않았다. 이때, 본 발명은 종래 기술과 비교할 때, 상기 전처리 단계를 더 실시한다는 점에서만 차이를 갖는다. 따라서, 본 발명의 전처리 단계는 불완전한 선택적 산화 공정에 의해 발생하는 상기 수염 결정의 성장을 예방하는 효과를 갖는다는 사실을 알 수 있다.
본 발명에 따르면, 게이트 패턴을 형성한 후, 수소 및 질소를 사용한 전처리 단계를 수행한다. 이러한 전처리 단계가, 게이트 패턴의 선폭이 감소하는 경우에도, 후속 선택적 산화 공정에서 게이트 절연막이 두꺼워지는 현상을 예방하는데 효과를 갖는다는 사실을 확인하였다. 이에 더하여, 상기 전처리 단계가 선택적 산화 공정이 불완전하게 진행될 경우 발생하는, 수염 결정을 예방하는 효과를 갖는다는 사실을 확인하였다. 따라서, 전처리 단계를 포함하는 본 발명에 따를 경우, 고집적화된 반도체 장치를 신뢰성있게 제조할 수 있다.

Claims (13)

  1. 반도체기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에, 다결정 실리콘막 패턴 및 금속막 패턴이 차례로 적층된 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 반도체기판에 대해, 수소 및 질소를 포함하는 공정가스를 사용한 전처리를 실시하는 단계; 및
    상기 전처리를 실시한 후, 상기 다결정 실리콘막 패턴의 측벽을 선택적으로 산화시키는 선택적 산화 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 게이트 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 게이트 산화막을 포함하는 반도체기판 전면에 다결정 실리콘막을 형성하는 단계;
    상기 다결정 실리콘막 상에, 금속막을 형성하는 단계; 및
    상기 금속막 및 상기 다결정 실리콘막을 차례로 패터닝하는 단계를 포함하되, 상기 패터닝은 이방성 식각의 방법으로 실시하는 식각 단계를 포함하는 것을 특징으로 하는 게이트 패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 금속막을 형성하기 전에, 상기 다결정 실리콘막 상에 금속 질화막을 형성하는 단계를 더 포함하는 게이트 패턴 형성 방법.
  4. 제 3 항에 있어서,
    상기 금속 질화막은 질화 텅스텐으로 형성하는 것을 특징으로 하는 게이트 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 금속막 패턴은 텅스텐으로 형성하는 것을 특징으로 하는 게이트 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 전처리는 100 내지 1200 ℃의 온도에서 실시하는 것을 특징으로 하는 게이트 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 전처리는 5 내지 1000 torr의 압력에서 실시하는 것을 특징으로 하는 게이트 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 전처리는 30 내지 1000 초의 시간동안 실시하는 것을 특징으로 하는 게이트 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 전처리에서 사용되는 수소 가스는 0.1 내지 100 slm의 유량으로 주입되는 것을 특징으로 하는 게이트 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 전처리에서 사용되는 질소 가스는 0.1 내지 100 slm의 유량으로 주입되는 것을 특징으로 하는 게이트 패턴 형성 방법.
  11. 제 1 항에 있어서,
    상기 전처리 및 선택적 산화 단계는 동일한 하나의 장비에서 실시되는 것을 특징으로 하는 게이트 패턴 형성 방법.
  12. 제 1 항에 있어서,
    상기 전처리 및 선택적 산화 단계는 각각 다른 장비에서 실시되는 것을 특징으로 하는 게이트 패턴 형성 방법.
  13. 제 1 항에 있어서,
    상기 선택적 산화 공정은 상기 금속막 패턴의 산화를 예방하는 공정 조건을 포함하는 것을 특징으로 하는 게이트 패턴 형성 방법.
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