KR20030087548A - 인터메쉬 메모리 장치와 전기적 구조물 및 데이터 저장 방법 - Google Patents

인터메쉬 메모리 장치와 전기적 구조물 및 데이터 저장 방법 Download PDF

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KR20030087548A KR10-2003-0028589A KR20030028589A KR20030087548A KR 20030087548 A KR20030087548 A KR 20030087548A KR 20030028589 A KR20030028589 A KR 20030028589A KR 20030087548 A KR20030087548 A KR 20030087548A
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Abstract

인터메쉬 메모리 장치(intermesh memory device)(500)는 각각 판정 가능한 저항 값을 가지는 메모리 구성 요소(memory components)(204)와, 메모리 구성 요소(204)에 전위가 인가되도록 하나 이상의 메모리 구성 요소(204)를 통해서 각각 전류를 제어하는 전자 스위치(electronic switches)(206)를 포함한다. 인터메쉬 메모리 장치(500)의 제 1 전자 스위치(electronic switch)(206)는 메모리 구성 요소(204)의 입력단(210)에 전기적으로 결합되고, 제 2 전자 스위치(232)는 메모리 구성 요소(204)의 출력단(254)에 전기적으로 결합된다. 제 1 전자 스위치(206)와 제 2 전자 스위치(206)는 함께 구성되어, 메모리 구성 요소(204)에 전위를 인가한다.

Description

인터메쉬 메모리 장치와 전기적 구조물 및 데이터 저장 방법{AN INTERMESH MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 특히, 인터메쉬 메모리장치(intermesh memory device)에 관한 것이다.
종래의 판독 전용 메모리(read-only memory : ROM) 회로는 프로그램 명령(instruction) 및 전자 데이터의 영구적인 저장을 위한 특정 용도의 집적 회로로서 구현되었다. 예를 들면, ROM 회로는 컴퓨터 시스템의 작동을 위한 특정 인스트럭션(instruction)을 가지고 제조될 수 있다.
전형적으로, ROM 회로는 반도체에 장착된 메모리 셀의 어레이로 이루어지며, 각 메모리 셀은, 어떤 방식으로 반도체가 주입(implanting)되어 트랜지스터를 생성하였는지에 따라 논리 값 "1" 또는 논리 값 "0"을 나타내도록 제조된 트랜지스터를 가진다. 이 데이터는 메모리 셀에 영구적으로 저장되어, 전기적으로 삭제되거나 변경될 수 없다. 각 트랜지스터는, 2개의 사전 결정된 논리 값 중의 하나를 가지도록 형성될 수 있다.
프로그램 가능한 ROM(programmable read-only memory : PROM) 회로는, 반도체 칩이 제조된 후에 프로그래밍될 수 있는 프로그램 가능한 메모리 구성 요소를 가지는 메모리 셀로 설계된다. 데이터가 칩(chip) 내에 구워질(burn) 때, PROM 장치의 메모리 셀은 데이터(예를 들면, 논리 1 또는 논리 0)로 프로그래밍된다. 이는 제조 프로세스의 종료에 임박하여, 또는 제조 프로세스 후에 임계 전압 레벨(threshold voltage level)을 정의하는 컨택트(contact)를 형성하는 것에 의해서 달성된다. PROM 장치는 일단 프로그래밍되면, 데이터가 전기적으로 변경될 수 없다는 점에서 종래의 ROM 칩과 유사하게 구현될 수 있다.
반도체 메모리 장치의 제조 비용과 더 작은 집적 회로에 기반한 전자 장치의설계로 인해서, 더 작은 공간을 차지하고, 향상된 메모리 저장 용량을 가지며, 제조 비용이 저렴한 비휘발성 메모리 회로를 제공할 필요성이 항상 존재한다.
인터메쉬 메모리 장치는 각각 판정 가능한 저항 값을 가지는 메모리 구성 요소와, 메모리 구성 요소에 전위가 인가되도록 하나 이상의 메모리 구성 요소를 통해서 각각 전류를 제어하는 전자 스위치를 포함한다. 인터메쉬 메모리 장치의 제 1 전자 스위치는 메모리 구성 요소의 입력단에 전기적으로 결합되고, 제 2 전자 스위치는 메모리 구성 요소의 출력단에 전기적으로 결합된다. 제 1 전자 스위치와 제 2 전자 스위치는 함께 구성되어, 메모리 구성 요소에 전위를 인가한다.
동일한 형상 및 구성 요소를 참조하기 위해서 도면 전체에 걸쳐 동일한 참조 번호를 사용하였다
도 1은 전자 스위치(electronic switches)에 전기적으로 결합된 메모리 구성 요소(memory component)와 예시적인 메모리 구성 요소의 실시예를 도시하는 도면,
도 2는 도 1에 도시된 예시적인 메모리 구성 요소 및 전자 스위치에 의해 형성된 메모리 어레이의 개략적인 일부분에 대한 실시예를 도시하는 도면,
도 3은 도 1에 도시된 예시적인 메모리 구성 요소와 전자 스위치의 실시예에 의해 형성된 메모리 어레이의 실시예를 도시하는 도면,
도 4는 도 1에 도시된 예시적인 메모리 구성 요소 및 전자 스위치의 실시예에 의해 형성된 인터메쉬 메모리 어레이(intermesh memory array)의 실시예를 도시하는 도면,
도 5는 수직 사시도(vertical perspective)로 개략적인 일부분을 나타낸 인터메쉬 메모리 어레이의 실시예를 도시하는 도면,
도 6은 수직 사시도로 개략적인 일부분을 나타낸 인터메쉬 메모리 어레이의 실시예를 도시하는 도면,
도 7은 도 4에서 도시된 인터메쉬 메모리 어레이의 예시적인 개략도(인터메쉬 메모리 어레이는 도 1에 도시된 예시적인 메모리 구성 요소와 전자 스위치에 의해 형성되어 있음),
도 8은 전자 스위치에 전기적으로 결합된 예시적인 메모리 구성 요소의 실시예에 의해 형성된 인터메쉬 메모리 어레이의 예시적인 개략도,
도 9는 인터메쉬 메모리 장치의 실시예를 구현하는 데 활용될 수 있는 예시적인 컴퓨터 장치의 다양한 구성 요소를 도시하는 블록도(block diagram),
도 10은 인터메쉬 메모리 장치를 제조하여, 활용하기 위한 예시적인 방법을 설명하는 흐름도,
도 11은 본 발명의 일 실시예에 따라 데이터 저장을 구현하기 위한 방법에 대한 블럭도.
도면의 주요 부분에 대한 부호의 설명
204 : 메모리 구성 요소 206, 232 : 전자 스위치
212, 234 : 트랜지스터258 : 감지 증폭기
500 : 인터메쉬 메모리 장치514 : 전자 스위치
이하에서는, 고속 판독 및 기록 액세스를 위해 메모리 장치 내에서 구현될 수 있는 재기록 불능 메모리 구성 요소(write-once memory components)를 포함하는 인터메쉬 메모리 어레이에 대해서 설명한다. 인터메쉬 메모리 어레이 구조는 종래의 메모리 장치보다 훨씬 더 빠르고, 예를 들면, 디지털 카메라용 컴팩트 플래쉬 메모리(compact flash memory)와 같은 디지털 메모리 애플리케이션용 프로그래밍가능한 판독 전용 메모리(read-only memory device)로서 구현될 수 있다. 더욱이,이러한 메모리 장치는 종래의 메모리 장치에 비해서, 더 저렴하게 제조될 수 있고, 더 소형일 뿐만 아니라, 더 큰 메모리 용량을 가진다. 더 저렴하고 소형인 메모리 장치는, 집적 회로 기반의 전자 장치에 더 큰 설계 융통성을 제공한다.
일 실시예에서, 인터메쉬 메모리 장치는 메모리 구성 요소의 제 1 어레이와 메모리 구성 요소의 제 2 어레이로 구성된다. 제 1 메모리 어레이를 형성하는 메모리 구성 요소는 제 2 메모리 어레이를 형성하는 메모리 구성 요소와 교차, 중첩 또한/또는 실질적으로 서로 수직한다. 예를 들면, 제 1 메모리 어레이를 형성하는 메모리 구성 요소는 x 방향의 행으로 형성되고, 제 2 메모리 어레이를 형성하는 메모리 구성 요소는 y 방향의 열로 형성되어, 2개의 메모리 어레이 내에 있는 메모리 구성 요소는 수직하게 교차한다.
제 1 및 제 2 메모리 어레이를 형성하는 메모리 구성 요소는, 인터메쉬 메모리 장치 내에서, 번갈아 구동(drive) 및 감지(sense)하고 상보적인 논리 레벨로 활성화되는 도전성 비아(vias)인 필라(pillars)와 결합된다. 메모리 구성 요소는 각각 인접한 구동 필라 및 감지 필라 사이에서 전기적으로 결합된다. 인터메쉬 메모리 장치 구조는, 2개의 인접한 행의 필라를 구동하여 모든 열을 감지하거나, 2개의 인접한 열의 필라를 구동하고, 모든 행을 감지할 수 있게 한다.
본 명세서에서는 메모리 장치의 다양한 예에 대해 일반적으로 참조하였다. 특정한 예는 독특한 메모리 구성 요소 구현을 가지는 메모리 장치로 언급될 수 있으나, 이러한 예시는 청구항 또는 명세서의 범위를 제한하려는 것이 아니라, 본 명세서에서 설명된 데이터 저장 기법에 대한 상세한 이해를 제공하고자 하는 것이다.더욱이, 설명된 메모리 구성 요소는 예시적이고, 데이터 저장 기법의 적용을 제한하려는 의도가 아니라는 것을 이해해야 한다. 따라서, 본 명세서에서 설명된 내용과는 상이한 또한/또는 추가적인 구성 요소를 가지는 여타 메모리 장치도 설명된 인터메쉬 메모리 장치를 구현하는 데 사용될 수 있을 것이다.
예시적인 인터메쉬 메모리 장치
도 1은 전자 스위치(104, 106)에 전기적으로 결합된 메모리 구성 요소(102)의 실시예를 포함하는 예시적인 메모리 회로(100)를 도시한다. 전자 스위치(104)는 메모리 구성 요소(102)와 전기적으로 결합된 n-채널 전계 효과 트랜지스터(field effect transistor : FET)로서 구현된다. 트랜지스터(104)는, 이 트랜지스터를 통해 전류가 흐르도록 높은 전압(108)을 인가받아 턴 온(turn on)된다. 또한, 전자 스위치(106)는 메모리 구성 요소(102)에 전기적으로 결합된 p-채널 FET로서 구현된다. 트랜지스터(106)는, 이 트랜지스터를 통해서 전류가 흐르도록 낮은 전압(110)을 인가받아 턴 온된다. 당업자라면, 본 명세서에서 설명된 "높은 전압" 및 "낮은 전압"은 서로 상대적인 것으로서, 높은 전압(108) 등의 높은 전압은 트랜지스터 작동 레벨에서 구현되며, 낮은 전압(110)에 비해서 상대적으로 높은 전압이라는 것을 인식할 것이다. 역으로, 낮은 전압은 높은 전압에 비해 상대적으로 낮은 전압이다.
트랜지스터(104)와 트랜지스터(106)가, 각각 인가된 높은 전압(108) 및 낮은 전압(110)에 의해 턴 온되면, 소정 전위가 메모리 구성 요소(102)에 인가된다. 이전위는 메모리 구성 요소(102)의 입력단 즉 구동 노드(drive node)(114)에서 양의 구동 전압(112)(+V)과, 또한 메모리 구성 요소(102)의 출력단 즉 감지 노드(sense node)(118)에서의 감지 전압(116)(+VA)으로부터 유도된다. 감지 증폭기(120)는 메모리 구성 요소(102)의 저항 값을 감지한다. 감지 증폭기(120)는, 차동(differential), 아날로그(analog) 또는 디지털(digital) 감지 증폭기를 포함하는 감지 증폭기로 구현될 수 있다.
메모리 구성 요소(102)는, 집적 회로(integrated circuit) 내에서 산화물 등과 같은 임의 타입의 전기적으로 저항성인 재료(electrically resistive material) 또한/또는 저항(resistor) 등과 같은 임의 타입의 저항성 메모리 구성 요소로 구현될 수 있다. 당업자라면, 여러 가지의 서로 다른 재료 및 설계의 조합이 메모리 장치 및 메모리 구성 요소를 제조하는 데 이용될 수 있다는 것을 인식할 것이다. 예시적인 메모리 구성 요소(122, 124)가 메모리 회로(100) 내의 메모리 부품(102)으로서 구현될 수 있다. 메모리 구성 요소(122)는 제어 소자(control element)(128)와 직렬로 접속된 저항(resistor)(126)으로 구현된다. 메모리 구성 요소(124)는 다이오드(diode)(132)와 직렬로 접속된 안티-퓨즈 장치(anti-fuse device)(130)로 구현된다. 더욱이, 메모리 구성 요소는 제어 소자와 직렬로 접속된 안티-퓨즈 장치로 구현될 수 있다.
메모리 구성 요소(122) 내의 제어 소자(128) 등과 같은 제어 소자는 메모리 장치를 형성하는 메모리 구성 요소의 어레이 내에 특정한 메모리 구성 요소를 선택할 수 있게 하는 기능을 가진다. 제어 소자(128)는, 선형 또는 비선형 저항, 터널 접합 다이오드(tunnel junction diode), 터널 다이오드(tunnel diode), 안티 퓨즈 장치, 쇼트키, PN 또는 PIN 반도체 다이오드로 구현될 수 있다.
메모리 구성 요소(124) 내의 안티 퓨즈 장치(130)와 같은 안티 퓨즈 장치는 터널 접합이며, 재프로그래밍 불능 장치(one-time programmable device)이다. 안티 퓨즈 장치의 터널 접합은, 사전 결정된 비교적 높은 전위가 안티 퓨즈 장치 양단에 인가될 때, 전자가 "터널링(tunnel)"하여 통과하는 얇은 산화물 접합(thin oxide junction)이다. 산화물 접합이 파괴되어, 낮은 저항값을 가지는 단락(short)을 발생시키면, 인가된 전위는 전기적 접속을 유발한다. 안티-퓨즈 장치(130)는 임의의 개수의 이용가능한 부품 및 종류의 퓨즈 또는 안티-퓨즈(LeComber, 실리사이드, 터널 접합, 산화물 파열(oxide rupture) 또는 그 이외의 유사한 퓨즈 부품 등)로 구현될 수 있다. 또한, 안티-퓨즈 장치(130)는 임의 개수의 재기록 가능한 데이터 저장 소자로 구현될 수 있다.
도 2는 도 1에 도시된 메모리 어레이와 유사한 트랜지스터 전자 스위치와 메모리 구성 요소의 행(202)에 의해 형성된 메모리 어레이(200)의 실시예에 대한 개략적인 일부분에 대해 도시한다. 예시를 위해, 메모리 구성 요소(204)와 같은 메모리 구성 요소는 제어 소자와 직렬로 접속된 안티-퓨즈 장치로서 각각 도시되어 있다. 이와 다르게, 메모리 구성 요소는 메모리 구성 요소(102)(도 1)를 참조하여 설명된 바와 같이, 저항성 메모리 장치 및 제어 소자의 임의의 조합으로 구현될 수 있다.
나아가, 메모리 어레이(200) 내의 메모리 구성 요소(및 본 명세서에서 설명된 다른 메모리 구성 요소의 예)는 도 1에서 도시된 바와 같이 다이오드(132)와 직렬인 안티-퓨즈 장치(130)로 구현되는 예시적인 메모리 구성 요소(124) 등과 같은 임의의 프로그램 가능한 재기록 불능 메모리 구성 요소뿐만 아니라 임의의 재기록 가능 데이터 저장 소자(re-writeable data storage elements)로 구현될 수 있다. 이와 다르게, 메모리 구성 요소는, 메모리 장치를 위한 메모리 셀을 제조하는 데 이용될 수 있는 재료 및 설계의 여러 가지의 서로 다른 조합 중의 하나로 구현될 수 있다.
메모리 어레이(200)에서, 전자 스위치는, 하나 이상의 메모리 구성 요소에 각각 전기적으로 결합된 교번적인 n-채널 FET 및 p-채널 FET로 구현된다. 예를 들면, 트랜지스터(206)는 노드 즉 접속점(connection point)(210)에서, 메모리 구성 요소(204) 및 메모리 구성 요소(208)에 전기적으로 결합된다. 마찬가지로, 트랜지스터(212)는 노드 또는 접속 포인트(218)에서, 메모리 구성 요소(214, 216)와 전기적으로 결합된다.
메모리 어레이(200)에서, 메모리 어레이(200) 내의 나머지 행의 트랜지스터는 인가된 낮은 전압을 가지는 반면에, 2개의 인접한 행(202(2), 202(3))의 트랜지스터는 하이(high)로 구동된다. 행(202(2))에서, n-채널 FET(206)는 높은 전압(222)이 인가될 때 턴 온이 되는 반면에, p-채널 FET(220)은 높은 전압(222)이 인가되어 트랜지스터가 턴 오프된다. 마찬가지로, 행(202(3))에서, p-채널 FET(226)는 높은 전압(224)이 인가될 때 턴 오프되는 반면에, n-채널 FET(212)는높은 전압(224)이 인가되어 트랜지스터가 턴 온된다.
행(202(1))에서, p-채널 FET(232)는 낮은 전압(230)이 인가될 때 턴 온이 되는 반면에, n-채널 FET(228)는 낮은 전압(230)이 인가되면 트랜지스터가 턴 오프된다. 마찬가지로, 행(202(4))에서, n-채널 FET(238)는 낮은 전압(236)이 인가될 때 턴 오프되는 반면에, p-채널 FET(234)는 낮은 전압(236)이 인가되면 트랜지스터가 턴 온된다. 당업자라면, 높은 전압(222, 224)과 같은 높은 전압은 트랜지스터의 구동 레벨에서 구현되며, 낮은 전압(230, 236)보다는 더 높은 전압이 되는 것과 같이, 인가된 높은 전압 및 낮은 전압은 서로 상대적인 것임을 인식할 것이다. 더욱이, 메모리 어레이 내의 나머지 행들이 로우(low)로 구동되거나, 로우로 유지되는 반면에, 메모리 어레이 내의 임의의 2개의 인접한 행은 하이로 구동될 수 있다. 게다가, 회로 논리는, 메모리 에레이 내의 나머지 행이 하이로 구동되는 반면에, 교번적인 n-채널 FET와 p-채널 FET의 임의의 2개의 인접한 행이 로우로 구동되는 등으로 하여 위와 반전될 수 있다.
행(202(2), 202(3))에 있는 트랜지스터 등과 같이, 임의의 2개의 인접한 트랜지스터의 행이 하이로 구동될 때, 메모리 어레이(200)의 각 열(240) 내의 단일 메모리 구성 요소에 전위를 인가하면 열에서의 메모리 구성 요소의 저항 값을 판정할 수 있다. 예를 들면, 열(240(1) 내의 2개의 트랜지스터(212, 234)가 각각 인가된 높은 전압(224)과 낮은 전압(236)으로 턴 온될 때, 전위가 메모리 구성 요소(216)에 인가된다. 이 전위는 메모리 구성 요소(216)의 입력단 또는 구동 노드(218)에서의 양의 구동 전압(242)(+V)으로부터, 또한 메모리 구성 요소(216)의출력단 또는 감지 노드(246)에서의 감지 전압(244)(+VA)으로부터 유도된다. 전류 경로(currrent path)(248)는 트랜지스터(212), 메모리 구성 요소(216) 및 트랜지스터(234)를 통해서 생성된다.
이와 유사하게, 열(240(2)) 내의 2개의 트랜지스터(206, 232)가 인가된 높은 전압(222) 및 낮은 전압(230)으로 각각 턴 온될 때, 메모리 구성 요소(204)에 전위가 인가된다. 이 전위는, 메모리 구성 요소(204)의 입력단 또는 구동 노드(210)에서의 양의 구동 전압(250)(+V)으로부터, 또한 메모리 구성 요소(204)의 출력단 또는 감지 노드(254)에서의 감지 전압(252)(+VA)으로부터 유도된다. 전류 경로(256)는 트랜지스터(206), 메모리 구성 요소(204) 및 트랜지스터(232)를 통해서 생성된다. 감지 증폭기(258)는 메모리 구성 요소(204)의 저항 값을 감지한다. 감지 증폭기(258)는 차동, 아날로그 또는 디지털 감지 증폭기를 포함하는 감지 증폭기로 구현될 수 있다.
도 3은 도 1 및 도 2에 도시된 바와 같이, 메모리 구성 요소(302)의 행과 트랜지스터 전자 스위치에 의해 형성된 메모리 어레이(300)의 실시예에 대한 일부분을 도시한다. 도 3은, 행(304(2), 304(3)) 등과 같은 트랜지스터의 임의의 인접한 2개의 행이 하이로 구동될 때, 메모리 어레이(300)의 각 열(306) 내의 메모리 구성 요소에 전위가 인가되어, 임의의 열 내에 있는 각 메모리 구성 요소의 저항 값을 판정될 수 있음을 추가적으로 도시한다. 하나 이상의 감지 증폭기(308)는 선택된 열(306) 내에 있는 메모리 구성 요소의 저항 값을 감지한다.
예를 들면, 행(304(2))이 하이로 구동될 때, 행 내의 나머지 트랜지스터는 턴 온되어, 모든 다른 대응되는 열 내의 메모리 구성 요소에 구동 전압을 인가한다. 위에서 설명된 바와 같이, 트랜지스터는 인가된 높은 전압 및 낮은 전압에 의해 턴 온 또한/또는 턴 오프 되는 교번적인 n-채널 FET 및 p-채널 FET로서 구현된다. 행(304(1))은 로우로 구동되어, 행(304(2)) 내에서 턴 온된 트랜지스터에 대응되는 각 열 내에 있는 다른 모든 트랜지스터가 또한 턴 온되어, 메모리 구성 요소에 감지 전압을 인가한다. 그러므로, 열(306(1)) 내의 메모리 구성 요소(310), 열(306(3)) 내의 메모리 구성 요소(312) 및 열(306(5)) 내의 메모리 구성 요소(314)의 저항 값은 동시에 판정될 수 있다.
이와 유사하게, 행(304(3))이 하이로 구동될 때, 행 내의 나머지 트랜지스터는 모두 턴 온되어 모든 다른 대응되는 열(306(2), 306(4), 306(6)) 내에 있는 메모리 구성 요소에 구동 전압을 인가한다. 행(304(4))은 로우로 구동되어, 행(304(3)) 내에서 턴 온되는 트랜지스터에 대응되는 각 열 내에 있는 다른 모든 트랜지스터도 턴 온되게 하여, 메모리 구성 요소에 감지 전압을 인가한다. 그러므로, 열(306(2)) 내의 메모리 구성 요소(316), 열(306(4)) 내의 메모리 구성 요소(318), 열(306(6)) 내의 메모리 구성 요소(320)의 저항 값은, 메모리 구성 요소(310, 312, 314)와 함께 동시에 판정될 수 있다.
도 4는 메모리 구성 요소(즉, 도 3에 도시된 메모리 어레이(300))의 행 및 메모리 구성 요소(402)의 추가적인 열에 의해 형성된 인터메쉬 메모리 어레이(400)의 실시예에 대한 일부분을 도시한다. 또한, 인터메쉬 메모리 어레이(400)는 도 1및 도 2에 도시된 바와 같은 트랜지스터 전자 스위치(transistor electronic switches)로 구현될 수 있다. 도 4는, 메모리 어레이(300)에 추가되어, 메모리 구성 요소의 행 또한/또는 열의 어느 쪽도 어느 한 시점에서 감지할 수 있는 인터메쉬 메모리 어레이(400)를 형성할 수 있는 메모리 구성 요소(402)를 도시한다.
도 4는, 열(404(2), 404(3))과 같은 임의의 2개의 인접한 트랜지스터의 열이 하이로 구동될 때, 메모리 어레이(400)의 각 행(406) 내에 있는 메모리 구성 요소에 전위가 인가되어, 임의의 행 내의 메모리 구성 요소의 저항 값을 판정할 수 있다. 하나 이상의 감지 증폭기(408)는 선택된 행(406) 내에서 메모리 구성 요소의 저항 값을 감지한다.
예를 들면, 열(404(2))이 하이로 구동될 때, 열 내에 있는 다른 모든 트랜지스터는 턴 온이 되어, 다른 모든 대응되는 행 내에 있는 메모리 구성 요소에 구동 전압을 인가한다. 위에서 설명된 바와 같이, 트랜지스터는 인가된 높은 전압 및 낮은 전압에 의해 턴 온 또한/또는 턴 오프되는 교번적인 n-채널 FET 및 p-채널 FET로 구현된다. 열(404(1))은 로우로 구동되어, 열(404(2)) 내에서 턴 온되는 트랜지스터에 대응되는 각 행 내에 있는 모든 다른 트랜지스터도 또한 턴 온되게 하여, 메모리 구성 요소에 감지 전압을 인가한다. 그러므로, 행(406(1)) 내의 메모리 구성 요소(410), 행(406(3)) 내의 메모리 구성 요소(412) 및 행(406(5)) 내의 메모리 구성 요소(414)를 모두 동시에 판정할 수 있다.
이와 유사하게, 열(404(3))이 하이로 구동되면, 열 내에 있는 모든 다른 트랜지스터는 턴 온이 되어, 다른 모든 대응되는 행(406(2), 406(4), 406(6)) 내에있는 메모리 구성 요소에 구동 전압을 인가한다. 열(404(4))은 로우로 구동되어 열(404(3)) 내에서 턴 온되는 트랜지스터에 대응되는 각 행 내의 모든 다른 트랜지스터도 또한 턴 온되게 하여, 메모리 구성 요소에 감지 전압을 인가한다. 그러므로, 행(406(2)) 내의 메모리 구성 요소(416), 행(406(4)) 내의 메모리 구성 요소(418) 및 행(406(6)) 내의 메모리 구성 요소(420)의 저항 값은 모두, 메모리 구성 요소(410, 412, 414)와 함께 동시에 판정될 수 있다.
도 5는 수직 사시도 내의 개략적인 일부분으로 도시된 인터메쉬 메모리 어레이(500)의 실시예를 도시한다. 인터메쉬 메모리 어레이(500)는 반도체 영역(semiconductor region)(502) 및 장치 영역(504)을 가진다. 반도체 영역(502)은, n-채널 FET(506) 및 p-채널 FET(508)와 같은 전자 스위치를 포함하며, 이 전자 스위치는 당업자들에게 알려진 제조 또한/또는 제작 절차를 가지고 반도체 기판 상에서 반도체성 재료(semiconductive material) 내에 제조된다. 장치 영역(504)은, 반도체성 재료로부터의 오프셋(offset)인 장치 영역 내에서 제조되는, 저항성 메모리 구성 요소(510, 512)와 같은 전기적 저항성 구성 요소를 포함한다.
또한, 인터메쉬 메모리 어레이(500)는, 도전성 비아(514)와 같은 전기적으로 도전성인 비아를 포함하는데, 이러한 비아는 전자 스위치(예를 들면, 트랜지스터)를 하나 이상의 전기적 저항성 구성 요소에 전기적으로 결합시킨다. 예를 들면, 전기적 도전성 비아(514)는 트랜지스터(516)를 저항성 메모리 구성 요소(510, 512)에 결합시킨다. 메모리 구성 요소(510)는 도전성 비아(514, 518)의 양자를 전기적으로 결합시킨다. 마찬가지로, 메모리 구성 요소(512)는 도전성 비아(514, 520)의양자를 전기적으로 결합시킨다. 도전성 비아는 구리나 알루미늄 또는 합금이나 도핑된 실리콘(doped silicon) 등과 같이 전기적 도전성 재료로 제조될 수 있다.
메모리 구성 요소(102)(도 1)의 입력 구동 노드(input drive node)(114) 및 출력 감지 노드(output sense node)(118), 메모리 구성 요소(216)(도 2)의 구동 노드(218) 및 감지 노드(246), 메모리 구성 요소(204)(도 2)의 구동 노드(210) 및 감지 노드(254), 도 3 및 도 4에 도시된 구동 노드 및 감지 노드와 같은 접속 노드는 본 명세서에서 설명된 메모리 어레이를 장착한 메모리 장치의 트랜지스터 영역으로부터 메모리 구성 요소를 오프셋하기 위한 전기적 도전성 비아로 구현될 수 있다는 것을 인식할 수 있을 것이다.
저항성 메모리 구성 요소는 도 5에 저항으로서 도시되어 있으나, 메모리 구성 요소는, 메모리 구성 요소(102)(도 1)를 참조하여 설명된 바와 같이, 저항성 메모리 장치 및 제어 소자의 임의의 조합으로 구현될 수 있다. 더욱이, 인터메쉬 메모리 어레이(500) 내의 메모리 구성 요소는, 제어 소자(도 2)와 직렬로 접속된 안티-퓨즈 장치에 의해 구현된 예시적인 메모리 구성 요소(204) 등과 같은 임의의 프로그래밍 가능한, 재기록 불능 메모리 구성 요소뿐만 아니라, 임의의 재기록 가능 데이터 저장 소자로 구현될 수 있다. 설명을 단순화하기 위해서, 도 5는 수 개의 메모리 구성 요소와 연관된 트랜지스터만을 도시한다. 당업자라면, 인터메쉬 메모리 어레이(500)는, 메모리 장치의 부품으로서, 임의의 개수의 메모리 구성 요소, 트랜지스터, 다른 드라이브 및 감지 회로(감지 증폭기(522) 등)로 제조될 수 있다는 것을 인식할 것이다.
실제적으로, 인터메쉬 메모리 어레이(500)는, 당업자에게 알려진 어떠한 제조 또한/또는 제작 절차에 의해 반도체 메모리 장치로서 제조될 수 있다. 더욱이, 양의 구동 전압 라인(524)(+V) 및 감지 전압 라인(526)(+VA)과 같은 전압 제어 라인(voltage control line)은 전기적 저항성 구성 요소를 포함하는 장치 영역(504) 내의 반도체 영역(502) 상에 제조될 수 있다. 반도체 기판으로부터 전압 제어 라인 및 메모리 구성 요소 오프셋을 형성하는 것은, 인터메쉬 메모리 어레이(500)가 집적 회로 기반의 전자 장치(integrated circuit-based electronic devices)를 위한 더 큰 설계 융통성과 더 큰 밀도를 제공하는 더 소형의 메모리 장치가 되도록 하기 위해, 반도체 기판 상의 공간을 유지한다.
본 명세서에서 사용된 "반도체 기판"이라는 용어는 반도체성 재료를 포함하며, 실리콘 웨이퍼(그 자체 또는 그 위에 다른 재료들을 포함하여 조립된 재료의 어느 쪽도 해당됨) 및 반도체 재료층(그 자체 또는 다른 재료를 포함하여 조립된 재료의 어느 쪽도 해당됨) 등과 같은 벌크(bulk) 반도체 재료에만 한정되지 않는다. "기판"이라는 용어는, 실리콘, 유리, 갈륨 아세나이드, 실리콘 온 사파이어(silicon on sapphire : SOS), 에피텍셜 형성(epitaxial formations), 게르마늄, 게르마늄 실리콘, 다이아몬드, 실리콘 온 인슐레이터(silicon on insulator : SOI) 재료, 선택적인 산소 주입(selective implantation of oxygen : SIMOX) 기판 또한/또는 유사 기판 재료로 이루어질 수 있는 반도체 기판을 포함하지만 그것에 한정되지 않는 어떠한 지지 구조물(supporting structure)을 지칭한다. 또한, 기판은 플라스틱으로 이루어질 수도 있다.
도 6은 수직 사시도 내에서 개략적인 일부분으로서, 또한 도 5에 도시된 인터메쉬 메모리 어레이(500)의 변형으로서 도시된 인터메쉬 메모리 어레이(600)의 실시예를 도시한다. 또한, 인터메쉬 메모리 어레이(600)는 반도체 영역(602)과 장치 영역(604)을 가진다. 장치 영역(604)은, 행(608(1)) 내에 있는 메모리 구성 요소(610) 및 행(608(2)) 내에 있는 메모리 구성 요소(612) 등과 같이 행(608) 내에 있는 저항 메모리 구성 요소를 포함하는 제 1 메모리 어레이(606)를 포함한다. 또한, 장치 영역은, 열(616(1)) 내에 있는 메모리 구성 요소(618) 및 열(616(4)) 내에 있는 메모리 구성 요소(620) 등과 같이, 열(616) 내에 저항 메모리 구성 요소를 포함하는 제 2 메모리 어레이(614)를 포함한다.
제 1 메모리 어레이(606)는 제 2 메모리 어레이(614)로부터의 오프셋(622)이다. 당업자라면, 메모리 어레이(606, 614)는 어떠한 알려진 반도체 제조 또한/또는 제작 절차에 의해서, 함께 또는 독립적으로 제조될 수 있다는 것을 인식할 것이다. 더욱이, 제 1 메모리 어레이(606)를 형성하는 행(608) 내의 메모리 구성 요소의 제 1 세트(set)는, 제 2 메모리 어레이(614)를 형성하는 열(616) 내의 메모리 구성 요소의 제 2 세트와 교차, 중첩, 또한/또는 실질적으로 수직한다. 당업자라면, 메모리 구성 요소의 세트는 수직하거나 실질적으로 수직한 것으로 설명되고 도시되었지만, 실제적으로 메모리 구성 요소는, 수평면 상에 수직, 2개의 평면 상에서 수직 및 수평, 수직면 상에서 수직한 것 등을 포함하는 여러 위치 및 구성 중의 임의의 하나로 구현될 수 있다는 것을 인식할 것이다.
반도체 영역(602)은 n-채널 FET(624) 및 p-채널 FET(626)과 같은 트랜지스터를 포함하며, 이는 당업자에게 알려진 어떠한 제조 또한/또는 제작 절차에 의해 반도체 기판 상에서 반도체 재료 내에 제조된다. 또한, 인터메쉬 메모리 어레이(600)는, 트랜지스터를 하나 이상의 저항성 메모리 구성 요소와 전기적으로 결합시키는 도전성 비아(628) 등과 같은 전기적 도전성 비아를 포함한다. 예를 들면, 전기적 도전성 비아(628)는 트랜지스터(630)를 저항성 메모리 구성 요소(632, 618)에 결합시킨다. 메모리 구성 요소(632)는 도전성 비아(628, 634)의 양자를 전기적으로 결합시킨다. 마찬가지로, 메모리 구성 요소(618)는 도전성 비아(628, 636)의 양자를 전기적으로 결합시킨다.
도 6에서 저항성 메모리 구성 요소는 저항으로 도시되어 있으나, 메모리 구성 요소는, 메모리 구성 요소(102)(도 1)를 참조하여 설명된 바와 같이, 저항성 메모리 장치 및 제어 소자의 임의의 조합으로 구현될 수 있다. 더욱이, 인터메쉬 메모리 어레이(600) 내의 메모리 구성 요소는, 제어 소자(도 2)와 직렬로 접속된 안티-퓨즈 장치에 의해 구현된 예시적인 메모리 구성 요소(204) 등과 같은 임의의 프로그램 가능한 재기록 불능 메모리 구성 요소뿐만 아니라, 재기록 가능 데이터 저장 소자에 의해 구현될 수 있다. 설명을 단순화하기 위해서, 도 6은 수 개의 메모리 구성 요소와 연관된 트랜지스터만을 도시하였다. 당업자라면, 인터메쉬 메모리 어레이(600)는, 메모리 장치의 부품으로서, 임의의 개수의 메모리 구성 요소, 트랜지스터 및 여타 드라이브와 감지 회로(감지 증폭기(638) 등)로 제조될 수 있다는 것을 인식할 것이다.
실제적으로, 인터메쉬 메모리 어레이(600)는 당업자에게 알려진 임의의 제조 또한/또는 제작 절차에 의해 반도체 메모리 장치로서 제조될 수 있다. 더욱이, 양의 구동 전압 라인(640)(+V) 및 감지 전압 라인(642)(+VA) 등과 같은 전압 제어 라인은 전기적 저항성 구성 요소를 포함하는 장치 영역(604) 내의 반도체 영역(602) 상에 제조될 수 있다.
도 7은, 인터메쉬 메모리 어레이(400)(도 4)와 유사하게, 메모리 구성 요소(702, 704) 등의 메모리 구성 요소의 행 및 열로 형성된 인터메쉬 메모리 어레이(700)의 실시예에 대한 예시적인 개략도를 도시한다. 메모리 어레이(700)는, 도 1에 도시된 예시적인 메모리 구성 요소와 전자 스위치의 실시예를 포함하도록 제조될 수 있다. 더욱이, 인터메쉬 메모리 어레이(700)는 예시적인 인터메쉬 메모리 어레이(500)(도 5) 및 예시적인 인터메쉬 메모리 어레이(600)(도 6) 중의 어느 쪽으로도 구현될 수 있으며, 여기에서, 전기적 저항성 구성 요소를 포함하는 장치 영역은, 교번적인 n-채널 FET 및 p-채널 FET 등의 전자 스위치를 포함하는 반도체 영역으로부터의 오프셋이다.
인터메쉬 메모리 어레이(700)는, 메모리 구성 요소의 행(706) 또는 열(708)의 어느 쪽도 임의의 한 시점에서 감지될 수 있게 하는 트랜지스터 전자 스위치로 구현된다. 메모리 구성 요소는 x 방향(710)을 따라 연장되는 행(706)과 y 방향(712)을 따라서 연장되는 열(708) 내에 배열된다. 설명을 단순화하기 위해서, 행(706(1)) 내의 메모리 구성 요소(702) 및 열(708(1)) 내의 메모리 구성요소(704)와 같은 수 개의 메모리 구성 요소만이 도시되었다. 실제적으로, 메모리 어레이(700)는 복수의 메모리 구성 요소를 가지는 ROM(판독 전용 메모리) 장치, 재기록 가능 데이터 저장 소자를 가지는 프로그래밍 가능한 메모리 장치, 또는 재프로그래밍 불능 게이트 어레이(one-time programmable gate array) 등의 논리 장치로서 구현될 수 있다. 이러한 게이트 어레이의 기능성은, 제조된 후에 프로그래밍될 수 있는 집적 회로인 필드 프로그래밍 가능 게이트 어레이(field programmable gate array : FPGA)의 기능성과 유사하다.
추가적으로, 메모리 구성 요소의 행(706)과 메모리 구성 요소의 열(708)은 도 7에 도시된 바와 같이 서로 수직하게 제조되어야 할 필요는 없다. 당업자라면, 인터메쉬 메모리 어레이(700)를 제조하기 위한 다양한 제조 기술과 반도체 설계 배치가 있을 수 있음을 인식할 것이다.
인터메쉬 메모리 어레이(700) 내의 임의의 하나의 메모리 구성 요소의 저항 값은 상대적으로 하이(예를 들면, 10㏁)(이는 논리 비트 값 1로 해석됨)가 되도록 설계되거나, 상대적으로 로우(예를 들면 100㏀)(이는 논리 비트 값 0으로 해석됨)가 되도록 설계될 수 있다. 상대적으로 높은 저항의 메모리 구성 요소를 논리 1로, 상대적으로 낮은 저항의 메모리 구성 요소를 논리 0으로 상관(correlating)시키는 것은 구현 설계 선택 사항(implementation design choice)이다. 따라서, 상대적으로 높은 저항의 메모리 구성 요소는 논리 0으로 정의될 수 있고, 상대적으로 낮은 저항의 메모리 구성 요소는 논리 1로 정의될 수 있다.
선택된 메모리 구성 요소의 저항 값을 판정할 수 있고, 메모리 구성 요소에전위를 인가하고, 메모리 구성 요소를 통해서 흐르는 전류를 측정하는 것에 의해서 감지할 수 있다. 저항 값은 감지 전류에 비례한다. 메모리 구성 요소의 저항 값을 판정하기 위한 판독 동작 도중에, 디코더(도시하지 않음)는 2개의 인접한 행의 트랜지스터 또는 2개의 인접한 열의 트랜지스터를 선택하여 양의 구동 전압(714)을 인가한다. 제 2 디코더(도시하지 않음)는 메모리 구성 요소의 하나 이상의 열(708) 또는 메모리 구성 요소의 하나 이상의 행(706)을 선택하여, 인터메쉬 메모리 어레이(700) 내의 선택된 메모리 구성 요소에 대한 저항 값을 감지하는 감지 증폭기(716)에 접속시킨다. 감지 증폭기(716)는 차동, 아날로그 또는 디지털 감지 증폭기를 포함하는 감지 증폭기로 구현될 수 있다.
행(706(1)) 내에 있는 메모리 구성 요소(702) 및 열(708(1)) 내의 메모리 구성 요소(704) 등과 같은 인터메쉬 메모리 어레이(700) 내의 각 메모리 구성 요소는, 상대적으로 낮은 전압이 안티-퓨즈 장치 양단에 인가되어 특정한 메모리 구성 요소를 판독할 때, 높은 저항을 나타내는 안티-퓨즈 장치에 의해 제조될 수 있다. 선택된 메모리 구성 요소는 안티-퓨즈 장치 양단에 상대적으로 높은 전위를 인가하여 장치 내의 터널 접합을 퓨즈시키는 것으로 프로그래밍될 수 있다. 안티-퓨즈 장치가 프로그래밍될 때, 상대적으로 낮은 전압이 특정한 메모리 구성 요소의 양단에 인가되면, 이는 낮은 저항을 나타낸다. 안티-퓨즈 장치는, 인터메쉬 메모리 어레이가 프로그래밍 가능한 논리 장치로 구현되게 하는 프로그래밍 가능한 스위치로 활용될 수 있다. 안티-퓨즈 장치는 논리 소자 및 라우팅 상호 접속부(routing interconnects)로서 활용될 수 있다. 종래의 스위칭 소자와는 다르게, 안티-퓨즈장치는 프로그래밍되면 매우 낮은 저항을 가지도록 최적화되어, 고속 상호 접속 및 낮은 전력 레벨을 가능하게 한다.
도 7은, 행(706(2), 706(3))과 같은 트랜지스터의 임의의 2개의 인접한 행이 하이로 구동되면, 인터메쉬 메모리 어레이(700)의 각 열(708) 내에 있는 메모리 구성 요소에 전위가 인가되어, 임의의 열 내에 메모리 구성 요소의 저항 값이 판정될 수 있음을 도시한다. 하나 이상의 감지 증폭기(716)는 선택된 열(708) 내의 메모리 구성 요소의 저항 값을 감지한다.
예를 들면, 행(706(2)) 내의 트랜지스터가 하이로 구동되면, 행 내의 모든 다른 트랜지스터가 턴 온되어 대응되는 다른 모든 열 내의 메모리 구성 요소에 구동 전압을 인가한다. 앞서 설명된 바와 같이, 트랜지스터는 인가된 높은 전압 및 낮은 전압에 의해 턴 온 또한/또는 턴 오프되는 교번적인 n-채널 FET와 p-채널 FET로 구현된다. 행(706(1))은 로우로 구동되어, 행(706(2)) 내에서 턴 온되는 트랜지스터에 대응되는 각 열 내의 다른 모든 트랜지스터도 턴 온되게 하여, 메모리 구성 요소에 감지 전압을 인가한다. 그러므로, 열(708(2)) 내의 메모리 구성 요소(718)의 저항 값을 판정할 수 있다.
인터메쉬 메모리 어레이(700)의 예시적인 구현은 8개의 행마다 또한/또는 열마다 하나의 감지 증폭기를 가지도록 구현된(즉, 8 감지 증폭기), 64 열 또한/또는 64 행의 인터메쉬 메모리 어레이를 포함할 수 있다. 그러므로, 2개의 인접한 트랜지스터의 행이 하이로 구동될 때, 감지 증폭기는 8개의 비트 워드를 한번에 판독하는데 활용될 수 있다. 8 비트의 워드는 1, 9, 17개 등의 열에서부터 57개까지의열 내의 메모리 구성 요소의 저항 값에 대응되는 논리 상태로 구성될 수 있다. 다음의 8비트 워드는 2, 10, 18 등의 열에서부터 58까지의 열 내의 메모리 구성 요소의 저항 값에 대응되는 논리 상태로 구성될 수 있고, 다음의 8비트도 동일한 방식이다.
도 8은 메모리 구성 요소(802, 804) 등의 예시적인 메모리 구성 요소로 형성된 인터메쉬 메모리 어레이(800)의 실시예를 도시한다. 메모리 구성 요소는 도 1 및 도 2에 도시된 바와 같은 예시적인 메모리 구성 요소(122, 124, 204)의 실시예로 제조될 수 있다. 추가적으로, 인터메쉬 메모리 어레이(800) 내의 각 메모리 구성 요소는, 특정한 메모리 구성 요소를 판독하기 위해 안티-퓨즈 장치 양단에 상대적으로 낮은 전압이 인가될 때, 높은 저항 값을 나타내는 안티-퓨즈 장치로 제조될 수 있다.
선택된 메모리 구성 요소는, 안티-퓨즈 장치 양단에 상대적으로 높은 전위를 인가하여 장치 내의 터널 접합을 퓨즈시키도록 프로그래밍될 수 있다. 안티-퓨즈 장치가 프로그래밍될 때, 상대적으로 낮은 전압이 특정한 메모리 구성 요소의 양단에 인가되면 낮은 전압을 나타낼 것이다. 안티-퓨즈 장치는, 인터메쉬 메모리 어레이가 프로그래밍가능한 논리 장치로서 구현될 수 있게 허용하는 프로그래밍 가능 스위치로서 활용될 수 있다.
인터메쉬 메모리 어레이는 구동 및 센스 접속 노드의 교번적인 행(806)과, 구동 및 감지 접속 노드의 교번적인 열(808)을 포함한다. 구동 및 감지 접속 노드의 행(806)은 x 방향(810)을 따라서 연장하는 행 내에 배열되고, 구동 및 감지 접속 노드의 열(808)은 y 방향(812)을 따라서 연장되는 열 내에 배열된다. 인터메쉬 메모리 어레이(500)를 참조하여 앞서 설명한 바와 같이, 구동 및 감지 접속 노드는 전기적으로 도전성인 비아("필라(pillars)"로도 지칭됨)로서 구현되어, 인터메쉬 메모리 어레이(800)를 장착한 메모리 장치의 트랜지스터 영역으로부터 메모리 구성 요소를 오프셋할 수 있다.
인터메쉬 메모리 어레이(800)는, 접속 노드의 행마다 또한 열마다 위치된 2개의 트랜지스터 전자 스위치로 구현되어, 행(806) 또는 열(808)의 어느 한 쪽에 있는 트랜지스터에 전기적으로 결합된 메모리 구성 요소가 어느 한 시점에서 감지될 수 있게 한다. 트랜지스터 전자 스위치는 n-채널 FET로서, 또한 p-채널 FET로서 구현된다.
메모리 구성 요소는 구동 접속 노드 및 감지 접속 노드에 각각 전기적으로 결합된다. 예를 들면, 메모리 구성 요소(802)는 행(806(3)) 및 열(808(3))에서 구동 접속 노드(814)에 전기적으로 결합되고, 행(806(4)) 및 열(808(4))에서 감지 접속 노드(816)에 결합된다. 마찬가지로, 메모리 구성 요소(804)는 행(806(3)) 및 열(808(5))에서 구동 접속 노드(818)에 전기적으로 결합되고, 행(806(2)) 및 열(808(6))에서 감지 접속 노드(820)에 전기적으로 결합된다.
설명을 단순화하기 위해서 수 개의 메모리 구성 요소와 접속 노드만을 도시하였다. 실제적으로, 인터메쉬 메모리 어레이(800)는, 복수의 메모리 구성 요소를 가지는 ROM(판독 전용 메모리) 장치로서, 또는 논리 장치(재프로그래밍 불능 게이트 어레이 등)로서 구현될 수 있다. 이러한 게이트 어레이의 기능성은 제조 후에프로그래밍될 수 있는 집적 회로인 필드 프로그래밍 가능 게이트 어레이(field programmable gate array : FPGA)의 기능과 유사할 수 있다. 추가적으로, 메모리 구성 요소(802, 804) 등과 같은 메모리 구성 요소 및 접속 노드의 행(806)과 열(808)은 도 8에 도시된 것과 같이 서로 수직하게 제조될 필요는 없다. 당업자라면, 인터메쉬 메모리 어레이(800)를 제조하기 위해서 구현될 수 있는 다양한 제조 기법 및 반도체 설계 배치의 존재를 인식할 것이다.
선택된 메모리 구성 요소의 저항 값은, 메모리 구성 요소에 전위를 인가하고, 메모리 구성 요소를 통해서 흐르는 전류를 측정하는 것에 의해서 판정할 수 있고 감지할 수 있다. 저항 값은 감지 전류에 비례한다. 판독 동작 도중에, 메모리 구성 요소의 저항 값을 판정하기 위해서 디코더(도시하지 않음)는 2개의 구동 트랜지스터(822, 824)를 선택하여, 행 또는 열 내에 있는 다른 모든 구동 접속 노드에 양의 구동 전압(+V)을 인가한다. 도 7에 설명된 바와 같이, 구동 접속 노드(814)와 같은 다른 모든 구동 접속 노드는 인가된 양의 구동 전압을 가진다.
제 2 디코더(도시하지 않음)는 2개의 감지 트랜지스터(828, 830)를 선택하여 감지 전압(+VA)(832)을 행 또는 열 내에 있는 모든 다른 센스 접속 노드에 인가한다. 도시된 바와 같이, 감지 접속 노드(816)와 같은 모든 다른 감지 접속 노드는 인가된 감지 전압을 가진다. 행(806) 또는 열(828) 중 어느 한 쪽에 있는 트랜지스터에 전기적으로 결합된 하나 이상의 메모리 구성 요소는, 인터메쉬 메모리 어레이(800) 내의 선택된 메모리 구성 요소의 저항 값을 감지하는 감지 증폭기(834)에접속될 수 있다.
도 8은 p-채널 FET(822) 및 n-채널 FET(824) 등과 같은 임의의 2개의 구동 트랜지스터가 하이로 구동될 때, 또한 p-채널 FET(828) 및 n-채널 FET(830) 등과 같은 2개의 감지 트랜지스터가 하이로 구동될 때, 메모리 구성 요소(802)에 전위가 인가된 것을 도시한다. 감지 증폭기(834)는 메모리 구성 요소(802)의 저항 값을 감지한다. 이와 다르게, 임의의 2개의 구동 트랜지스터가 로우로 구동되는 것과 조합하여, 2개의 대응되는 감지 트랜지스터가 로우로 구동될 때, 메모리 구성 요소에 전위를 인가하는 것으로 회로 논리를 반전시킬 수 있다.
예시적인 인터메쉬 메모리 장치의 애플리케이션 환경
도 9는 본 명세서에서 설명된 바와 같이, 인터메쉬 메모리 장치의 실시예를 구현하기 위해 활용될 수 있는 예시적인 컴퓨터 장치(900)의 다양한 구성 요소를 도시한다. 컴퓨터 장치(900)는 오직 하나의 메모리 장치 애플리케이션 환경일 뿐이고, 당업자라면, 데이터 저장 기법을 구현하기 위해서 활용될 수 있는 메모리 장치를 가지는 임의의 개수의 컴퓨터 타입 장치가 활용될 수 있다는 것을 인식할 것이다. 예를 들면, 컴퓨터 타입 장치는 다중 기능(multifunction) 장치를 포함하는데, 이 다중 기능 장치는 그 명칭에서 함축하듯이, 인쇄 매체 또는 전자 매체(전자 우편 또는 전자 팩스(electronic fax) 등) 중의 하나에 의해서, 인쇄, 복사, 스캐닝, (이미지 획득(acquisition) 및 텍스트 인식을 포함하면) 팩스의 송신 및 수신, 인쇄 매체의 취급 또한/또는 데이터 통신 등에 관계되지만 이것에 한정되지 않는복수의 기능을 가진 장치이다.
더욱이, 컴퓨터 타입 장치는 개인용 컴퓨터, 서버 컴퓨터(server computer), 클라이언트 장치(client device), 마이크로 프로세서 기반 시스템(microprocessor-based systems), 셋 탑 박스(set top boxes), 프로그램가능한 소비 가전, 네트워크 PC, 미니 컴퓨터 및 포켓용 휴대 장치(hand-held portable devices)(개인용 휴대 단말기(PDA), 휴대형 컴퓨터 장치 및 이와 유사한 모바일(mobile) 계산 장치 등)를 포함하지만 이것에 한정되지는 않는다.
컴퓨터 장치(900)는 하나 이상의 프로세서(902), 데이터의 입력 또한/또는 출력을 위한 입력/출력 인터페이스(904) 및 사용자 입력 장치(user input device)(906)를 포함한다. 입력/출력 인터페이스(904)는 계산 장치가 다른 전자 장치 및 계산 장치와 통신할 수 있게 하는 메커니즘을 제공하는 반면에, 프로세서(902)는 컴퓨터 장치(900)의 작동을 제어하기 위한 다양한 명령을 프로세싱(processing)한다. 사용자 입력 장치(906)는 키보드, 마우스, 지시 장치(pointing device) 또한/또는 컴퓨터 장치(900)와 대화하고, 계산 장치(900)에 정보를 입력하기 위한 그 외의 메커니즘을 포함할 수 있다.
입력/출력 인터페이스(904)는 직렬, 병렬 또한/또는 네트워크 인터페이스(network interfaces)를 포함할 수 있다. 네트워크 인터페이스는, 공통 데이터 통신 네트워크와 결합된 장치가 컴퓨터 장치(900)와 정보를 통신할 수 있게 한다. 이와 유사하게, 직렬 또는 병렬 인터페이스, USB 인터페이스, 이더넷(Ethernet) 인터페이스 또한/또는 이와 유사한 통신 인터페이스의 임의의 조합 등과 같은 통신 인터페이스는, 컴퓨터 장치(900)와 다른 전자 장치 또는 계산 장치 사이에서 직접적으로 데이터 통신 경로를 제공한다.
또한, 컴퓨터 장치(900)는 메모리 장치(908)(ROM 또한/또는 MRAM 장치 등), 디스크 드라이브(910), 플로피 디스크 드라이브(912) 및 CD-RON 또한/또는 DVD 드라이브(914)를 포함하며, 이들 전부는 컴퓨터 장치(900)를 위한 데이터 저장 메카니즘(data storage mechanisms)을 제공한다. 메모리 장치(908)는 메모리 장치(100(도 1), 200(도 2), 300(도 3)) 중의 임의의 하나로 구현될 수 있다. 당업자라면, 메모리 장치 및 저장 장치의 임의의 개수 및 조합으로도 컴퓨터 장치(900)와 접속되거나, 컴퓨터 장치(900) 내에서 구현될 수 있다는 것을 인식할 것이다. 도시하지는 않았으나, 시스템 버스(system bus)는 전형적으로 컴퓨터 장치(900)내의 여러 구성 요소를 접속시킨다.
또한, 컴퓨터 장치(900)는 애플리케이션 구성 요소(916)를 포함하고, 장치 제어 패널 위의 다중 기능 장치의 디스플레이나, 개인용 휴대 단말기(PDA), 휴대형 계산 장치 및 이와 유사한 모바일 계산 장치 등을 위한 집적된 디스플레이 장치(918)를 포함할 수 있다. 애플리케이션 구성 요소(916)는, 소프트웨어 애플리케이션 또는 구성 요소가 프로세서(902)에서 수행되거나 실행될 수 있는 실행 시간(runtime) 환경을 제공한다. 더욱이, 애플리케이션 구성 요소(916)는 본 명세서에서 설명된 데이터 저장 기법을 수행하기 위한 데이터 저장 애플리케이션으로서 구현될 수 있다.
인쇄, 복사, 스캔 등의 기능을 하는 장치 등과 같은 컴퓨터 장치(900)의 다중 기능 구현을 위해서, 장치(900)는 인쇄 작업에 대응하는 인쇄 데이터에 따라 인쇄 매체에 액체 잉크 또는 토너 등의 촬상 매체(imaging medium)를 선택적으로 도포하는 인쇄 유닛을 포함할 수 있다. 더욱이, 장치(900)는 기계가 판독할 수 있는 화상 데이터 신호(사진 또는 인쇄된 텍스트의 페이지 등과 같은 스캐닝된 이미지를 나타냄)를 생성하는 광학 스캐너(optical scanner)로서 구현될 수 있다. 스캔 유닛에 의해서 생성된 화상 데이터 신호는 스캐닝된 이미지를 디스플레이 상이나 인쇄 장치에 재생시키기 위해서 사용될 수 있다.
인터메쉬 메모리 어레이로 데이터를 저장하기 위한 방법
도 10은 인터메쉬 메모리 장치로 데이터의 저장을 구현하기 위한 방법(1000)을 도시한다. 이 방법이 설명된 순서는 제한하는 것으로 해석되어서는 안 되며, 임의의 개수로 설명된 방법의 블록은 데이터 저장 방법을 구현하기 위해서 임의의 순서로 조합될 수 있다. 더욱이, 이 방법은 임의의 적합한 하드웨어, 소프트웨어, 펌웨어(firmware) 또는 그들의 조합으로 구현될 수 있다.
블록(1002)에서, 반도체 기판 상에 전자 스위치를 형성한다. 전자 스위치는 전계 효과 트랜지스터와 같은 전압 제어 스위치로 형성될 수 있다. 예를 들면, 인터메쉬 메모리 어레이(500, 600, 700)(각각 도 5, 도 6, 도 7에 해당)는 반도체 기판 상에 교번적인 p-채널 FET 및 n-채널 FET를 포함할 수 있다. 더욱이, 인터메쉬 메모리 어레이(800)(도 8)는, 반도체 기판 상에 형성된 p-채널 FET 또한/또는 n-채널 FET를 포함할 수 있다.
블록(1004)에서, 전기적 도전성 비아를 형성한다. 예를 들면, 도전성 비아(514)는 전자 스위치(516)(예를 들면, 트랜지스터)를 저항성 메모리 구성 요소(510, 512)(도 5)에 전기적으로 결합시키도록 형성된다.
블록(1006)에서, 메모리 구성 요소의 인터메쉬 메모리 어레이를 형성한다. 예를 들면, 인터메쉬 메모리 어레이(500)의 장치 영역(504)은, 반도체 영역(502)(도 5) 내의 반도체 재료로부터 오프셋된 장치 영역 내에 제조된 저항성 메모리 구성 요소(510, 512) 등과 같이 전기적 저항성 구성 요소를 포함한다. 메모리 구성 요소(510)는 도전성 비아(514, 518)에 의해 트랜지스터(516) 등과 같은 트랜지스터에 전기적으로 결합된다. 마찬가지로, 메모리 구성 요소(512)는 도전성 비아(514, 520)에 의해 트랜지스터(516) 등과 같은 트랜지스터에 전기적으로 결합된다. 더욱이, 인터메쉬 메모리 어레이(600)는 제 2 메모리 어레이(614)로부터의 오프셋인 제 1 메모리 어레이(606)를 포함한다. 제 1 메모리 어레이(606)를 형성하는 메모리 구성 요소의 제 1 세트는, 제 2 메모리 어레이(614)를 형성하는 메모리 구성 요소의 제 2 세트와 교차, 중첩, 또한/또는 실질적으로 수직한다.
블록(1008)에서, 개별적인 메모리 구성 요소의 저항 값은, 개별적인 메모리 구성 요소에 전압을 인가하는 것에 의해 프로그래밍된다. 예를 들면, 메모리 구성 요소로서 구현된 안티-퓨즈 장치의 저항 값은, 재기록 불능 장치에 전위를 인가하는 것에 의해 구성될 수 있다. 더욱이, 인터메쉬 메모리 어레이 내의 메모리 구성 요소의 저항 값은, 개별적인 메모리 구성 요소를 광 소스(light source) 또한/또는 열 소스(heat source)에 노출시키는 것으로 구성될 수 있다.
블록(1010)에서, 메모리 구성 요소의 저항 값은, 메모리 구성 요소에 전위가 인가될 때 판정된다. 예를 들면, 열(240(2)) 내의 트랜지스터(206, 232)가 각각 인가된 높은 전압(222) 및 낮은 전압(230)에 의해 턴 온되었을 때, 메모리 구성 요소(204)(도 2)에 전위가 인가된다. 이 전위는 메모리 구성 요소(204)의 입력단 또는 구동 노드(210)에서의 양의 구동 전압(250)(+V)으로부터, 또한 메모리 구성 요소(204)의 출력단 또는 감지 노드(254)에서의 감지 전압(252)(+VA)으로부터 유도된다. 전류 경로(256)는 트랜지스터(206), 메모리 구성 요소(204) 및 트랜지스터(232)를 통해서 생성된다. 감지 증폭기(258)는 메모리 구성 요소(204)의 저항 값을 감지한다.
블록(1012)에서, 메모리 구성 요소의 판정된 저항 값은 데이터 비트의 논리 상태와 연관된다. 예를 들면, 컴퓨터 장치(900)의 애플리케이션 구성 요소(916) 또는 본 명세서에서 설명된 인터메쉬 메모리 어레이를 구현하는 다른 전자 장치는, 메모리 구성 요소의 저항 값을 판독할 수 있고, 컴퓨터-실행가능 인스트럭션(computer-executable instructions) 등과 같은 임의의 형식의 전자 데이터를 나타내는 비트 시퀀스를 유도할 수 있다.
도 11은 인터메쉬 메모리 장치로 데이터 저장을 구현하기 위한 방법(1050)을 도시한다. 이 방법이 설명된 순서가 설명되어 있으나, 이는 제한하는 것으로 이해되어서는 안 되며, 임의의 개수로 설명된 방법의 블록은 데이터 저장 방법을 구현하기 위해서 임의의 순서로 조합될 수 있다. 더욱이, 이 방법은 임의의 적합한 하드웨어, 소프트웨어, 펌웨어 또는 그들의 조합으로 구현될 수 있다.
블록(1052)에서, 하나 이상의 구동 필라에 결합된 제 1 전자 스위치는 턴 온 된다. 예를 들면, 구동 필라(210)에 결합된 트랜지스터(206)는 열(202(2))(도 2) 내의 트랜지스터에 높은 전압(222)이 인가되었을 때, 턴 온된다.
블록(1054)에서, 제 1 전압이 제 1 메모리 구성 요소의 입력단에 결합된 제 1 구동 필라에 의해서 제 1 메모리 구성 요소의 입력단에 인가된다. 예를 들면, 구동 전압(250)(+V)은 구동 필라(210)에 의해 메모리 구성 요소의 입력단에 인가된다.
블록(1056)에서, 제 1 전압이 제 2 메모리 구성 요소의 입력단에 결합된 제 2 구동 필라에 의해 제 2 메모리 구성 요소의 입력단에 인가된다. 예를 들면, 제각기 행(706(2))(도 7) 내의 2개의 구동 필라(D)에 결합된 2개의 메모리 구성 요소의 입력단에 구동 전압(714)(+V)이 인가된다. 더욱이, 행(806(3)) 내의 구동 필라(814)에 의해 제 1 메모리 구성 요소(802)의 입력단에 구동 전압(826)(+V)이 인가되고, 행(806(7))(도 8) 내의 구동 필라에 의해 제 2 메모리 구성 요소의 입력단에도 구동 전압(826)이 인가된다.
블록(1058)에서, 하나 이상의 감지 필라에 결합된 제 2 전자 스위치를 턴 온한다. 예를 들면, 감지 필라(254)에 결합된 트랜지스터(232)는, 낮은 전압(230)이 행(202(1))(도2) 내의 트랜지스터에 인가될 때 턴 온된다.
블록(1060)에서, 제 2 전압이 제 1 메모리 구성 요소의 출력단에 결합된 제 1 감지 필라에 의해 제 1 메모리 구성 요소의 출력단에 인가된다. 예를 들면, 감지 전압(252)(+VA)은 감지 필라(254)(도 2)를 가진 메모리 구성 요소(204)의 출력단에 인가된다.
블록(1062)에서, 제 2 전압이 제 2 메모리 구성 요소의 출력단에 결합된 제 2 감지 필라에 의해 제 2 메모리 구성 요소의 출력단에 인가된다. 예를 들면, 감지 전압(+VA)은 제각기, 열(708(2), 708(N))(도 7) 내의 2개의 감지 필라(S)에 결합된 2개의 메모리 구성 요소의 출력단에 인가된다. 더욱이, 감지 전압(832)(+VA)은 행(806(4)(도 8) 내의 감지 필라(816)를 가진 제 1 메모리 구성 요소(802)의 출력단에 인가된다.
블록(1064)에서, 제 1 및 제 2 메모리 구성 요소의 저항 값을 감지한다. 예를 들면, 열(306(1), 306(3)) 내의 메모리 구성 요소(310, 312)는 제각기 하나 이상의 감지 증폭기(308)(도 3)에 의해 감지된다. 마찬가지로, 행(406(2), 406(4)) 내의 메모리 구성 요소(416, 418)는 제각기 하나 이상의 감지 증폭기(408)(도 4)에 의해 감지된다.
결론
본 발명은 특정한 구조적 형상 또한/또는 방법에 대해 구술하여 설명했으나, 첨부된 청구 범위에서 정의된 본 발명은 본 명세서에서 설명된 특정한 특징 또는 방법을 제한하고자 하는 것이 아님을 이해해야 한다. 오히려, 특정한 특징 및 방법은 청구된 본 발명의 구현에 대한 바람직한 형태로서 개시된다.
본 발명에 의한 인터메쉬 메모리 어레이 구조는 종래의 메모리 장치보다 훨씬 더 빠르고, 더 저렴하게 제조될 수 있으며, 더 소형일 뿐만 아니라, 더 큰 메모리 용량을 가지고 있어서, 집적 회로 기반의 전자 장치에 더 큰 설계 융통성을 제공한다.

Claims (10)

  1. 판정가능한 저항 값을 가지도록 각각 구성된 메모리 구성 요소(memory component)(510, 512)-상기 메모리 구성 요소(510, 512)는 상기 메모리 구성 요소(512)의 제 2 세트(set)에 실질적으로 수직한 상기 메모리 구성 요소(510)의 제 1 세트에 의해 메모리 어레이를 형성함-와,
    상기 하나 이상의 메모리 구성 요소(510)에 전위가 인가되도록 상기 하나 이상의 메모리 구성 요소(510)를 통해 흐르는 전류를 제어하기 위해 각각 구성되는 전자 스위치(electronic switches)(516)
    를 포함하되,
    제 1 전자 스위치(206)는 메모리 구성 요소(204)의 입력단(210)을 구동하기 위해 전기적으로 결합되고, 제 2 전자 스위치(232)는 상기 메모리 구성 요소(204)의 출력단(254)을 감지하기 위해 전기적으로 접속되며, 상기 제 1 전자 스위치(206) 및 상기 제 2 전자 스위치(232)는 상기 메모리 구성 요소(204)에 전위를 인가하기 위해 함께 구성되는
    인터메쉬 메모리 장치(intermesh memory device)(500).
  2. 제 1 항에 있어서,
    상기 메모리 구성 요소(510)는 제 1 영역(504)을 형성하고, 상기 전자 스위치(516)는 제 2 영역(502)을 형성하며, 상기 제 1 영역(504)은, 전기적 도전성 비아(electrically conductive vias)(518)가 하나 이상의 상기 메모리 구성 요소(510)를 하나 이상의 상기 전자 스위치(516)에 전기적으로 결합시키도록 각각 구성된 채, 제 2 영역(502)으로부터 오프셋되는 인터메쉬 메모리 어레이(500).
  3. 제 1 항에 있어서,
    상기 전자 스위치의 제 1 세트(508)는 p-채널 전계 효과 트랜지스터(p-channel field effect transistors)(508)이고, 상기 전자 스위치의 제 2 세트(506)는 n-채널 전계 효과 트랜지스터(n-channel field effect transistors)(506)인 인터메쉬 메모리 어레이(500).
  4. 제 1 항에 있어서,
    개별적인 메모리 구성 요소(124)는 제어 소자(control element)(132)와 전기적으로 결합된 안티-퓨즈 장치(anti-fuse device)(130)를 포함하며, 상기 안티-퓨즈 장치(130)는 제 1 논리 상태에 대응되는 제 1 저항 값을 나타내도록 구성되고, 상기 안티-퓨즈 장치(130)는 제 2 논리 상태에 대응되는 제 2 저항 상태를 나타내도록 구성되는 인터메쉬 메모리 어레이(500).
  5. 반도체 기판(502) 상의 반도체성 재료(semiconductive material) 내에 제조된 전자 스위치(506)와,
    상기 반도체 재료(502)로부터 오프셋된 장치 영역(device region)(504) 내에 제조된 전기적 저항성 구성 요소(electrically resistive components)(510)-상기 전기적 저항성 구성 요소(510)는, 상기 전기적 저항성 구성 요소의 제 2 세트(512)와 교차하는 상기 전기적 저항 구성 요소의 제 1 세트(510)로 형성되는 메모리 셀(510, 512)의 인터메쉬 어레이를 형성하도록 구성됨-와,
    하나 이상의 상기 전자 스위치(518)를 하나 이상의 전기적 저항성 구성 요소(510)에 전기적으로 결합시키도록 구성된 전기적 도전성 비아(518)
    를 포함하는 전기적 구조물(electrical structure)(500).
  6. 제 5 항에 있어서,
    제 1 전자 스위치(206)는 전기적 저항성 구성 요소(204)를 구동시키기 위해 전기적으로 결합되고, 제 2 전자 스위치(232)는 상기 전기적 저항성 구성 요소(204)를 감지하기 위해 전기적으로 결합되며, 상기 제 1 전자 스위치(206) 및 제 2 전자 스위치(232)는 상기 전기적 저항성 구성 요소(204)에 전위를 인가하기 위해 함께 구성되는 전기적 구조물(500).
  7. 제 5 항에 있어서,
    상기 전자 스위치(506, 508)는 전압으로 제어되는 스위치(voltage controlled switches)(506, 508)를 형성하며, 상기 어레이는 n-채널 전계 효과 트랜지스터(506)와 교번적인(alternating) p-채널 전계 효과 트랜지스터(508)를 포함하는 전기적 구조물(500).
  8. 인터메쉬 메모리 장치(400) 내의 제 1 메모리 구성 요소(204)의 입력단에 제 1 전압(250)을 인가하는 단계-상기 제 1 전압(250)은 상기 제 1 메모리 구성 요소(204)의 입력단에 결합된 구동 필라(drive pillar)(210)에 의해 인가됨-와,
    상기 제 1 메모리 구성 요소(204)의 출력단에 제 2 전압(252)을 인가하는 단계-상기 제 2 전압(252)은 상기 제 1 메모리 구성 요소(204)의 출력단에 결합된 감지 필라(254)에 의해 인가됨-와,
    상기 제 1 메모리 구성 요소(204)의 저항 값을 감지하는 단계-상기 저항 값은, 상기 구동 필라(drive pillar)(210) 및 감지 필라(sense pillar)(254)가 상기 제 1 메모리 구성 요소(204)에 전위를 인가할 때 판정될 수 있음-
    를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 전압을 상기 인터메쉬 메모리 장치(400) 내의 제 2 메모리 구성 요소(216)의 입력단에 인가하는 단계-상기 제 1 전압(242)은 상기 제 2 메모리 구성 요소(216)에 결합된 상기 구동 필라(218)에 의해 인가됨-와,
    상기 제 2 전압(244)을 상기 제 2 메모리 구성 요소(216)의 출력단에 인가하는 단계-상기 제 2 전압(244)은 상기 제 2 메모리 구성 요소(216)의 상기 출력단에 결합된 제 2 감지 필라(246)에 의해 인가됨-와
    상기 제 2 메모리 구성요소(216)의 저항 값을 감지하는 단계-상기 저항 값은, 상기 구동 필라(218) 및 상기 제 2 감지 필라(246)가 상기 제 2 메모리 구성 요소(216)에 전위를 인가할 때 판정될 수 있음-
    를 더 포함하는 방법.
  10. 제 8 항에 있어서,
    상기 구동 필라(210)에 결합된 제 1 전자 스위치(206)를 턴 온(turn on)하여, 상기 제 1 전압(250)을 상기 제 1 메모리 구성 요소(204)의 상기 입력단에 인가하는 단계와,
    상기 감지 필라(254)에 결합된 제 2 전자 스위치(232)를 턴 온하여 상기 제 1 메모리 구성 요소(204)에 상기 제 2 전압(252)을 인가하는 단계
    를 더 포함하는 방법.
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