KR20030087187A - 정지 전류의 제어가 가능한 ａｂ급 버퍼 증폭기 - Google Patents

정지 전류의 제어가 가능한 ａｂ급 버퍼 증폭기 Download PDF

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Abstract

정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기가 개시된다. 본 발명에 따른 AB급 버퍼 증폭기는 제 1 전류 제어부 및 제 2 전류 제어부를 구비하는 것을 특징으로 한다. 제 1 전류 제어부는 제 1 신호의 제 1 논리 레벨에 응답하여 전류를 출력 노드(ONODE)로 소싱(sourcing) 하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력노드로 출력한다. 제 2 전류 제어부는 제 2 신호의 제 2 논리 레벨에 응답하여 출력 노드로부터 전류를 싱킹(sinking) 하고 상기 제 2 신호의 제 1 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력한다. 상기 제 1 및 제 2 신호는 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생된다. 상기 AB급 버퍼 증폭기는 상기 입력 전압 및 상기 출력 노드의 출력 전압을 비교하고 그 비교 결과를 상기 제 1 및 제 2 신호로서 발생하는 비교부를 더 구비할 수 있다. 상기 비교부는 제 1 비교기와 제 2 비교기를 구비한다.
본 발명에 따른 AB급 버퍼 증폭기는 정지 전류의 양을 자유롭게 제어하면서도 증폭기의 출력단으로 흐르는 전류의 소싱과 싱킹을 용이하게 하여 큰 전류로 외부 회로를 구동할 수 있는 장점이 있다.

Description

정지 전류의 제어가 가능한 ＡＢ급 버퍼 증폭기{Class AB amplifier with controlling quiescent current}
본 발명은 증폭기에 관한 것으로서, 특히 정지(quiescent) 전류를 제어하여 전력 소모를 줄이고, B급 증폭기로서 동작하는 경우 높은 전류를 드라이빙 할 수 있는 AB급 버퍼 증폭기에 관한 것이다.
도 1은 박막 트랜지스터형 액정 표시 장치의 액정을 구동하기 위한 구동 드라이버를 모델링한 도면이다.
도 1을 참조하면, 액정(140)을 구동하기 위하여, 서로 다른 전압 레벨을 가지는 입력 전압들(V1, V2, V3)이 전압 팔로우어(voltage follower) 형태의 증폭기들(110, 120, 130)을 통하여 액정으로 인가된다.
액정(140)은 여러 가지 색상을 표현하기 위하여 다양한 전압 레벨로 충전 또는 방전되어야 한다. 즉, 제 1 스위치(SW1)를 턴 온 시켜 제 1 입력 전압(V1) 레벨로 액정을 구동하다가 필요할 경우 제 1 스위치(SW1)를 턴 오프 시키고 제 2 스위치(SW2)를 턴 온 시켜 제 2 입력 전압(V2) 레벨로 액정을 구동해야 한다. 이 때, 액정에 충전되어 있던 전류들이 빨리 싱킹(sinking) 되거나 소싱(sourcing) 되어야 한다. 따라서 액정(140)의 구동에 사용되는 증폭기들(110, 120, 130)은 AB급 버퍼 증폭기가 사용되어야 한다.
그러나, 종래에 사용되고 있는 AB급 버퍼 증폭기는 정지 전류(quiescent current)의 제어가 어렵고 정지 전류의 전류 량도 수십 uA 수준으로 매우 높은 문제가 있다. 즉, 액정 표시 장치의 드라이버와 같이 휴대용 제품에 장착되는 칩은 자체 전류 소모량이 수십 uA 수준 이내 이어야 하므로, 이러한 칩에는 AB급 버퍼 증폭기를 적용하기 어려운 문제가 있다.
도 2는 종래의 A급 증폭기에 비교기를 추가한 A 급 버퍼 증폭기의 출력단을 나타내는 도면이다.
도 2를 참조하면, 종래의 A 급 버퍼 증폭기의 출력단(200)은 피모스 트랜지스터(MP)와 엔모스 트랜지스터(MN1)를 구비한다. 피모스 트랜지스터(MP)의 게이트로 증폭기(미도시)의 입력단에서 출력되는 신호(ODA)가 인가된다. 또한 A급 버퍼 증폭기의 출력단(200)은 비교기(210)와 엔모스 트랜지스터(MN2)를 더 구비한다. 엔모스 트랜지스터(MN2)는 출력 노드(ONODE)와 접지 전압(VSS) 사이에 연결되며 비교기(210)의 출력 신호(SOUT)가 게이트로 인가된다.
도 2의 A급 버퍼 증폭기의 출력단(200)은 정지 전류의 제어가 쉬우며 피모스 트랜지스터(MO)를 턴 온 시켜 출력 노드(ONODE)를 통하여 출력되는 출력 전압(VOUT)의 레벨을 높이는 것이 용이한 장점이 있다. 그러나 출력 전압(VOUT)의 레벨이 높은 경우, 출력 전압(VOUT)의 레벨을 낮추기 위해서는 전류를 접지 전압(VSS)으로 흐르게 해야 한다.
이 때, 바이어스 전압(BIAS)에 의해서 엔모스 트랜지스터(MN1)가 턴 온 되어 있는 정도가 일정하게 고정되어 있으므로 전류를 접지 전압(VSS) 방향으로 빠르게 싱킹하는 것은 어렵다. 따라서 이러한 문제를 해결하기 위하여 비교기(210)와 엔모스 트랜지스터(MN2)가 이용된다.
입력 전압(VIN)보다 출력 전압(VOUT)의 레벨이 높아지면, 비교기(210)는 출력 신호(SOUT)를 하이 레벨로 출력한다. 그러면 엔모스 트랜지스터(MN2)는 턴 온 되고 출력 노드(ONODE)로부터 접지 전압(VSS) 방향으로 전류의 패스가 형성되어 전류가 흐르게 된다. 따라서 출력 전압(VOUT)의 레벨이 낮아질 수 있다.
그러나 이러한 A 급 버퍼 증폭기의 출력단(200)에 사용되는 비교기(210)는 오프셋 전압을 가지는 문제가 있다. 즉 비교기(210)는 출력 전압(VOUT)의 레벨이 입력 전압(VIN)의 레벨보다 일정한 오프셋 전압 이상 커야만 출력 신호(SOUT)를 하이 레벨로 출력한다. 따라서 출력 전압(VOUT)은 입력 전압(VIN)에 오프셋 전압을 더한 전압 레벨을 최저 전압 레벨로 가지게 되는 문제가 있다.
도 3은 종래의 AB급 버퍼 증폭기의 출력단을 나타내는 도면이다.
도 3을 참조하면, 종래의 AB급 버퍼 증폭기의 출력단(300)은 전원 전압(VDD)과 접지 전압(VSS)사이에 피모스 트랜지스터(MP)와 엔모스 트랜지스터(MN)가 직렬로 연결된다. 피모스 트랜지스터(MP)의 게이트와 전원 전압(VDD) 사이에 다이오드형 피모스 트랜지스터(M3)가 연결되고, 엔모스 트랜지스터(MN)의 게이트와 접지 전압(VSS) 사이에 다이오드형 엔모스 트랜지스터(M4)가 연결된다.
피모스 트랜지스터(MP)의 게이트와 엔모스 트랜지스터(MN)의 게이트는 각각 제 1 전류원(IB1)과 제 2 전류원(IB2)에 연결된다.
도 3의 AB급 버퍼 증폭기의 출력단(300)의 정지 전류(IQ)는 피모스 트랜지스터(MP)와 다이오드형 피모스 트랜지스터(M3)의 사이즈의 비로 제어된다. 또한 정지 전류(IQ)는 엔모스 트랜지스터(MN)와 다이오드형 엔모스 트랜지스터(M4)의 사이즈의 비로 제어된다.
즉, 정지 전류(IQ) = 바이어스 전류(IB1) * (MP/M3) = 바이어스 전류 (IB1) * (MN/M4)
로 표시된다.
따라서 트랜지스터들(MP, M3, MN, M4)의 사이즈를 조절하여 정지 전류(IQ)가 적게 흐르도록 제어할 수 있다. 그러나 다이오드형 트랜지스터들(M3, M4)은 바이어스 트랜지스터들(M1, M2)의 부하로서 동작된다. 따라서 부하로 동작하는 다이오드형 트랜지스터들(M3, M4)은 출력단의 이득을 감소시킨다. 그러므로 AB급 버퍼 증폭기의 출력단(300)의 출력이 풀 스윙을 하지 못하는 단점이 있다.
이와 같이 도 2에 도시된 A 급 버퍼 증폭기의 출력단은 오프셋 전압에 의하여 출력 신호가 풀 스윙을 하지 못하며 도 3에 도시된 AB 급 버퍼 증폭기의 출력단은 부하로 동작되는 다이오드형 트랜지스터들에 의하여 출력이 풀 스윙을 하지 못하는 문제점을 가진다. 따라서 정지 전류(IQ)가 적게 흐르도록 제어하면서도 출력단으로 흐르는 전류의 소싱과 싱킹을 용이하게 하여 증폭기 외부에 부착되는 외부 회로를 큰 전류로 구동할 수 있는 AB급 버퍼 증폭기가 필요하다.
본 발명이 이루고자하는 기술적 과제는, 정지 전류의 양을 자유롭게 제어하면서도 증폭기의 출력단으로 흐르는 전류의 소싱과 싱킹을 용이하게 하여 큰 전류로 외부 회로를 구동할 수 있는 AB급 버퍼 증폭기를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 박막 트랜지스터형 액정 표시 장치의 액정을 구동하기 위한 구동 드라이버를 모델링한 도면이다.
도 2는 종래의 A급 증폭기에 비교기를 추가한 A 급 버퍼 증폭기의 출력단을 나타내는 도면이다.
도 3은 종래의 AB급 버퍼 증폭기의 출력단을 나타내는 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 AB급 버퍼 증폭기를 나타내는 도면이다.
도 5는 본 발명의 제 2 실시예에 따른 AB급 버퍼 증폭기를 나타내는 도면이다.
도 6은 본 발명의 제 3 실시예에 따른 AB급 버퍼 증폭기를 나타내는 도면이다.
도 7은 본 발명의 제 4 실시예에 따른 AB급 버퍼 증폭기를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 AB급 버퍼 증폭기는 제 1 전류 제어부 및 제 2 전류 제어부를 구비하는 것을 특징으로 한다.
제 1 전류 제어부는 제 1 신호의 제 1 논리 레벨에 응답하여 전류를 출력 노드(ONODE)로 소싱(sourcing) 하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력노드로 출력한다.
제 2 전류 제어부는 제 2 신호의 제 2 논리 레벨에 응답하여 출력 노드로부터 전류를 싱킹(sinking) 하고 상기 제 2 신호의 제 1 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력한다.
여기서, 상기 제 1 및 제 2 신호는 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생된다.
상기 AB급 버퍼 증폭기는 상기 입력 전압 및 상기 출력 노드의 출력 전압을 비교하고 그 비교 결과를 상기 제 1 및 제 2 신호로서 발생하는 비교부를 더 구비할 수있다. 상기 비교부는 제 1 비교기와 제 2 비교기를 구비한다.
제 1 비교기는 상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 상기 제 1 신호를 발생한다.
제 2 비교기는 상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 상기 제 2 신호를 발생한다.
상기 제 1 전류 제어부는 제 1 트랜지스터 내지 제 3 트랜지스터와 제 1 전류원을 구비한다.
제 1 트랜지스터는 전원 전압에 제 1단이 연결된다. 제 2 트랜지스터는 상기 제 1 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 1 신호가 게이트에 연결되며 상기 제 1 트랜지스터의 게이트에 제 2단이 연결된다.
제 3 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 상기 제 2 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결된다. 제 1 전류원은 상기 제 2 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 제 1 바이어스 전류를 발생한다.
상기 제 1 내지 제 3 트랜지스터는 피모스 트랜지스터인 것을 특징으로 한다. 상기 제 1 전류원은 상기 제 2 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 게이트로 소정의 제 1 바이어스 전압이 인가되는 엔모스 트랜지스터 일 수 있다.
상기 제 2 전류 제어부는 제 4 트랜지스터 내지 제 6 트랜지스터와 제 2 전류원을 구비한다.
제 4 트랜지스터는 접지 전압에 제 1단이 연결된다. 제 5 트랜지스터는 상기 제 4 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 2 신호가 게이트에 연결되며 상기 제 4 트랜지스터의 게이트에 제 2단이 연결된다.
제 6 트랜지스터는 상기 접지 전압에 제 1 단이 연결되고 상기 제 4 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결된다. 제 2전류원은 상기 제 5 트랜지스터의 상기 제 2 단과 전원 전압 사이에 연결되며 제 2 바이어스 전류를 발생한다.
상기 제 4 내지 제 6 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 한다. 상기 제 2 전류원은 상기 제 5 트랜지스터의 상기 제 2 단과 상기 전원 전압 사이에 연결되며 게이트로 소정의 제 2 바이어스 전압이 인가되는 피모스 트랜지스터일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 AB급 버퍼 증폭기는 제 1 전류 제어부 및 제 2 전류 제어부를 구비하는 것을 특징으로 한다.
제 1 전류 제어부는 제 1 신호의 제 1 논리 레벨에 응답하여 턴 오프 되고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 턴 온 되어 전류를 출력 노드로 소싱(sourcing)한다.
제 2 전류 제어부는 제 2 신호의 제 2 논리 레벨에 응답하여 상기 출력 노드로부터 전류를 싱킹(sinking) 하고 상기 제 2 신호의 제 1 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력한다.
상기 AB급 버퍼 증폭기는 차동 증폭기 및 비교기를 더 구비할 수 있다.
차동 증폭기는 상기 입력 전압을 음의 단자로 수신하고 상기 출력 노드의 출력 전압을 양의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 1 신호로서 발생한다.
비교기는 상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여그 결과를 상기 제 2 신호로서 발생한다.
상기 제 1 신호는 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 2 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 1 논리 레벨로 발생되며, 상기 제 2 신호는 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생되는 것을 특징으로 한다.
상기 제 1 전류 제어부는 전원 전압에 제 1단이 연결되고 상기 출력 노드에 제 2 단이 연결되고 상기 제 1 신호가 게이트로 인가되는 제 1 트랜지스터이다.
상기 제 2 전류 제어부는 제 2 트랜지스터 내지 제 4 트랜지스터와 바이어스 트랜지스터를 구비한다.
제 2 트랜지스터는 접지 전압에 제 1단이 연결된다. 제 3 트랜지스터는 상기 제 2 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 2 신호가 게이트에 연결되며 상기 제 2 트랜지스터의 게이트에 제 2단이 연결된다.
제 4 트랜지스터는 상기 접지 전압에 제 1 단이 연결되고 상기 제 2 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결된다. 바이어스 트랜지스터는 상기 제 3 트랜지스터의 상기 제 2 단과 전원 전압 사이에 연결되며 게이트로 소정의 바이어스 전압이 인가된다.
상기 제 1 트랜지스터 및 상기 바이어스 트랜지스터는 피모스 트랜지스터이고, 상기 제 2 내지 제 4 트랜지스터는 엔모스 트랜지스터이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 AB급 버퍼 증폭기는 제 1 전류 제어부 및 제 2 전류 제어부를 구비하는 것을 특징으로 한다.
제 1 전류 제어부는 제 1 신호의 제 1 논리 레벨에 응답하여 턴 온 되어 전류를 출력 노드로부터 싱킹(sinking)하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 턴 오프 된다.
제 2 전류 제어부는 제 2 신호의 제 1 논리 레벨에 응답하여 전류를 상기 출력 노드로 소싱(sourcing) 하고 상기 제 2 신호의 제 2 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력한다.
상기 AB급 버퍼 증폭기는 차동 증폭기와 비교기를 더 구비할 수 있다.
차동 증폭기는 상기 입력 전압을 음의 단자로 수신하고 상기 출력 노드의 출력 전압을 양의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 1 신호로서 발생한다.
비교기는 상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 2 신호로서 발생한다.
상기 제 1 신호는 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 2 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 1 논리 레벨로 발생되며, 상기 제 2 신호는 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생된다.
상기 제 1 전류 제어부는 접지 전압에 제 1단이 연결되고 상기 출력 노드에 제 2 단이 연결되며 상기 제 1 신호가 게이트로 인가되는 제 1 트랜지스터이다.
상기 제 2 전류 제어부는 제 2 트랜지스터 내지 제 4 트랜지스터 및 바이어스 트랜지스터를 구비한다.
제 2 트랜지스터는 전원 전압에 제 1단이 연결된다. 제 3 트랜지스터는 상기 제 2 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 2 신호가 게이트에 연결되며 상기 제 2 트랜지스터의 게이트에 제 2단이 연결된다.
제 4 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 상기 제 2 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결된다. 바이어스 트랜지스터는 상기 제 3 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 게이트로 소정의 바이어스 전압이 인가된다.
상기 제 1 트랜지스터 및 상기 바이어스 트랜지스터는 엔모스 트랜지스터이고, 상기 제 2 내지 제 4 트랜지스터는 피모스 트랜지스터이다. 상기 기술적 과제를 달성하기 위한 본 발명의 제 4 실시예에 따른 AB급 버퍼 증폭기는 제 1 전류 제어부, 제 2 전류 제어부 및 비교부를 구비하는 것을 특징으로 한다.
제 1 전류 제어부는 제 1 신호의 제 1 논리 레벨에 응답하여 전류를 출력 노드로 소싱(sourcing) 하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력노드로 출력한다.
제 2 전류 제어부는 상기 제 1 신호의 제 1 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 상기 출력 노드로부터 전류를 싱킹(sinking) 한다.
비교부는 상기 입력 전압 및 상기 출력 노드의 출력 전압을 비교하고 그 비교 결과를 상기 제 1 신호로서 발생한다. 상기 비교부는 상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압의 레벨과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 1 신호로서 발생하는 비교기인 것을 특징으로 한다.
상기 제 1 신호는 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생된다.
상기 제 1 전류 제어부는 제 1 트랜지스터 내지 제 3 트랜지스터와 제 1 전류원을 구비한다.
제 1 트랜지스터는 전원 전압에 제 1단이 연결된다. 제 2 트랜지스터는 상기 제 1 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 1 신호가 게이트에 연결되며 상기 제 1 트랜지스터의 게이트에 제 2단이 연결된다.
제 3 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 상기 제 2 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결된다. 제 1 전류원은 상기 제 2 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 제 1 바이어스 전류를 발생한다.
상기 제 1 내지 제 3 트랜지스터는 피모스 트랜지스터이다. 상기 제 1 전류원은 상기 제 2 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 게이트로 소정의 제 1 바이어스 전압이 인가되는 엔모스 트랜지스터일 수 있다.
상기 제 2 전류 제어부는 제 4 트랜지스터 내지 제 6 트랜지스터와 제 2 전류원을 구비한다.
제 4 트랜지스터는 접지 전압에 제 1단이 연결된다. 제 5 트랜지스터는 상기 제 4 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 1 신호가 게이트에 연결되며 상기 제 4 트랜지스터의 게이트에 제 2단이 연결된다.
제 6 트랜지스터는 상기 접지 전압에 제 1 단이 연결되고 상기 제 4 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결된다.
제 2 전류원은 상기 제 5 트랜지스터의 상기 제 2 단과 전원 전압 사이에 연결되며 제 2 바이어스 전류를 발생한다. 상기 제 4 내지 제 6 트랜지스터는 엔모스 트랜지스터이다. 상기 제 2 전류원은 상기 제 5 트랜지스터의 상기 제 2 단과 상기 전원 전압 사이에 연결되며 게이트로 소정의 제 2 바이어스 전압이 인가되는 피모스 트랜지스터일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제 1 실시예에 따른 AB급 버퍼 증폭기를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제 1 실시예에 따른 AB급 버퍼 증폭기(400)는 제 1 전류 제어부(410) 및 제 2 전류 제어부(420)를 구비한다.
제 1 전류 제어부(410)는 제 1 신호(S1)의 제 1 논리 레벨에 응답하여 전류를 출력 노드(ONODE)로 소싱(sourcing) 하고 제 1 신호(S1)의 제 2 논리 레벨에 응답하여 입력 전압(VIN)을 버퍼링하여 출력노드(ONODE)로 출력한다.
좀더 설명하면, 제 1 전류 제어부(410)는 제 1 트랜지스터 내지 제 3 트랜지스터(MP1, MP2, MP3)와 제 1 전류원(ICS1)을 구비한다.
제 1 트랜지스터(MP1)는 전원 전압(VDD)에 제 1단이 연결된다. 제 2 트랜지스터(MP2)는 제 1 트랜지스터(MP1)의 제 2 단에 제 1단이 연결되고 제 1 신호(S1)가 게이트에 연결되며 제 1 트랜지스터(MP1)의 게이트에 제 2단이 연결된다.
제 3 트랜지스터(MP3)는 전원 전압(VDD)에 제 1 단이 연결되고 제 2 트랜지스터(MP2)의 게이트에 게이트가 연결되며 출력 노드(ONODE)에 제 2 단이 연결된다. 제 1 전류원(ICS1)은 제 2 트랜지스터(MP2)의 제 2 단과 접지 전압(VSS) 사이에 연결되며 제 1 바이어스 전류(IB1)를 발생한다.
제 1 내지 제 3 트랜지스터(MP1, MP2, MP3)는 피모스 트랜지스터인 것을 특징으로 한다. 제 1 전류원(ICS1)은 제 2 트랜지스터(MP2)의 제 2 단과 접지 전압(VSS) 사이에 연결되며 게이트로 소정의 제 1 바이어스 전압이 인가되는 엔모스 트랜지스터 일 수 있다.
제 2 전류 제어부(420)는 제 2 신호(S2)의 제 2 논리 레벨에 응답하여 출력 노드(ONODE)로부터 전류를 싱킹(sinking) 하고 제 2 신호(S2)의 제 1 논리 레벨에 응답하여 입력 전압(VIN)을 버퍼링하여 출력 노드(ONODE)로 출력한다.
제 1 및 제 2 신호(S1, S2)는 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 크면 제 1 논리 레벨로 발생되고, 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 작으면 제 2 논리 레벨로 발생된다.
제 2 전류 제어부(420)는 제 4 트랜지스터 내지 제 6 트랜지스터(MN4, MN5, MN6)와 제 2 전류원(ICS2)을 구비한다.
제 4 트랜지스터(MN4)는 접지 전압(VSS)에 제 1단이 연결된다. 제 5 트랜지스터(MN5)는 제 4 트랜지스터(MN4)의 제 2 단에 제 1단이 연결되고 제 2 신호(S2)가 게이트에 연결되며 제 4 트랜지스터(MN4)의 게이트에 제 2단이 연결된다.
제 6 트랜지스터(MN6)는 접지 전압(VSS)에 제 1 단이 연결되고 제 4 트랜지스터(MN4)의 게이트에 게이트가 연결되며 출력 노드(ONODE)에 제 2 단이 연결된다. 제 2 전류원(ICS2)은 제 5 트랜지스터(MN5)의 제 2 단과 전원 전압(VDD) 사이에 연결되며 제 2 바이어스 전류(IB2)를 발생한다.
제 4 내지 제 6 트랜지스터(MN4, MN5, MN6)는 엔모스 트랜지스터인 것을 특징으로 한다. 제 2 전류원(ICS2)은 제 5 트랜지스터(MN5)의 제 2 단과 전원 전압 사이에 연결되며 게이트로 소정의 제 2 바이어스 전압(BIAS)이 인가되는 피모스 트랜지스터일 수 있다.
AB급 버퍼 증폭기(400)는 입력 전압(VIN) 및 출력 노드(ONODE)의 출력 전압(VOUT)을 비교하고 그 결과를 제 1 및 제 2 신호(S1, S2)로서 발생하는 비교부(430)를 더 구비할 수 있다. 비교부(430)는 제 1 비교기(431)와 제 2 비교기(433)를 구비한다.
제 1 비교기(431)는 입력 전압을 양의 단자로 수신하고 출력 노드(ONODE)의 출력 전압을 음의 단자로 수신하고 입력 전압(VIN)과 출력 전압(VOUT)의 레벨을 비교하여 제 1 신호(S1)를 발생한다.
제 2 비교기(433)는 입력 전압(VIN)을 양의 단자로 수신하고 출력 노드(ONODE)의 출력 전압(VOUT)을 음의 단자로 수신하고 입력 전압(VIN)과 출력 전압(VOUT)의 레벨을 비교하여 제 2 신호(S2)를 발생한다.
이하 도 4를 참조하여 본 발명의 제 1 실시예에 따른 AB급 버퍼 증폭기의 동작이 상세히 설명된다.
먼저, 출력 전압(VOUT)의 레벨이 변화될 필요가 없고, 출력 전압(VOUT)의 레벨이 입력 전압(VIN)의 레벨과 동일하게 출력되는 경우의 AB급 버퍼 증폭기(400)의 동작에 대하여 설명한다.
이 경우 AB급 버퍼 증폭기(400)는 버퍼로서 동작되며, 정지 전류(IQ)의 양을 줄이기 위하여, 제 1 신호(S1)와 제 2 신호(S2)는 각각 제 2 트랜지스터(MP2)와 제 5 트랜지스터(MN5)를 모두 포화(saturation) 상태에 있게 만든다.
제 2 트랜지스터(MP2)와 제 5 트랜지스터(MN5)가 모두 포화 상태에 있게 되면 제 1 전류 제어부(410) 및 제 2 전류 제어부(420)는 전류 미러(current mirror)의 형태를 가지게 된다. 따라서 정지 전류(IQ)는 트랜지스터들(MP1, MP3, MN4, MN6)의 사이즈 비와 제 1 전류원(ICS1) 및 제 2 전류원(ICS2)에 의하여 발생되는 제 1 및 제 2 바이어스 전류(IB1, IB2)에 의하여 제어된다. 트랜지스터들(MP1, MP3, MN4, MN6)의 사이즈를 조절하여 정지 전류(IQ)의 양을 적게 만들 수 있다.
즉, 제 1 및 제 3 트랜지스터(MP1, MP3)의 사이즈의 비와 제 4 및 제 6 트랜지스터(MN4, MN6)의 사이즈의 비가 다음과 같다고 가정한다면,
MP1 : MP3 = MN4 ; MN6
의 관계가 성립되고, 따라서,
정지 전류(IQ) = 제 1 바이어스 전류(IB1) *(MP3/MP1) = 제 2 바이어스 전류(IB2) * (MN6/MN4)
이다. 여기서, 제 1 바이어스 전류(IB1)와 제 2 바이어스 전류(IB2)는 동일한 값으로 가정한다.
제 2 트랜지스터(MP2)와 제 5 트랜지스터(MP5)가 동시에 턴 온 되기 위해서, 제 1 비교기(431)가 출력하는 제 1 신호(S1)의 전압 레벨과 제 2 비교기(433)가 출력하는 제 2 신호(S2)의 전압 레벨은 서로 다르다. 제 1 신호(S1) 및 제 2 신호(S2)의 전압 레벨은 각각 제 2 트랜지스터(MP2)와 제 5 트랜지스터(MN5)를 포화상태로 만들 수 있는 레벨이다.
제 1 비교기(431)와 제 2 비교기(433)는 제 1 비교기(431)와 제 2 비교기(433)의 음의 단자로 출력 전압(VOUT)이 연결되는 음의 피드백(negative feedback) 형태로 구성되어 있다. 따라서 입력 전압(VIN)의 레벨이 출력전압(VOUT)의 레벨과 동일해 질 수 있고 제 1 신호(S1)의 레벨과 제 2 신호(S2)의 레벨은 각각 제 2 트랜지스터(MP2)와 제 5 트랜지스터(MN5)를 포화상태로 만들 수 있다.
제 1 비교기(431)는 피드백 되는 출력 전압(VOUT)을 엔모스 트랜지스터(미도시)의 게이트로 수신하고, 제 2 비교기(433)는 피드백 되는 출력 전압(VOUT)을 피모스 트랜지스터(미도시)의 게이트로 수신한다.
제 2 트랜지스터(MP2)와 제 5 트랜지스터(MN5)가 동시에 포화 될 수 있도록 제 1 신호(S1) 및 제 2 신호(S2)의 전압 레벨 다르게 출력하는 제 1 및 제 2 비교기(431, 433)는 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 구현이 가능하므로 상세한 설명은 생략한다.
제 1 비교기(431) 및 제 2 비교기(433)의 출력 전압(VOUT)의 레벨을 낮추어야 할 필요가 있는 경우, 즉, 출력 전압(VOUT)의 레벨이 입력 전압(VIN)의 레벨보다 높은 경우의 AB급 버퍼 증폭기(400)의 동작에 대하여 설명한다.
출력 전압(VOUT)의 레벨이 입력 전압(VIN)의 레벨보다 높은 경우, 제 1 비교기(431)는 제 1 신호(S1)를 제 2 논리 레벨로 출력하고 제 2 비교기(433)는 제 2 신호(S2)를 제 2 논리 레벨로 출력한다. 그러면 제 2 트랜지스터(MP2)는 계속 포화 상태에 있고 제 5 트랜지스터(MN5)는 턴 오프 된다. 여기서 제 2 논리 레벨은 로우 레벨에 가까운 레벨이다. 즉, 제 2 논리 레벨은 제 2 트랜지스터(MP2)는 포화시킬 수 있지만 제 5 트랜지스터(MN5)는 턴 오프 시키는 레벨이다.
제 1 전류 제어부(410)는 계속 전류 미러의 형태를 유지하지만 제 2 전류 제어부(420)는 제 5 트랜지스터(MN5)가 턴 오프 되므로 더 이상 전류 미러의 형태가 아니다.
제 2 전류원(ICS2)은 제 2 바이어스 전류(IB2)를 제 4 트랜지스터(MN4)와 제 6 트랜지스터(MN6)의 게이트로 인가한다. 그러면 제 4 트랜지스터(MN4)와 제 6 트랜지스터(MN6)가 모두 포화된다.
제 2 전류 제어부(420)가 전류 미러의 형태일 경우 제 4 트랜지스터(MN4)와 제 6 트랜지스터(MN6)는 포화 상태이며 제 4 트랜지스터(MN4)와 제 6 트랜지스터 (MN6)의 사이즈 비에 따라 정지 전류(IQ)의 양이 제어된다. 따라서 제 2 전류원 (ICS2)의 제 2 바이어스 전류(IB2)를 적게 하면 정지 전류(IQ)의 양도 적어진다.
제 2 전류 제어부(420)가 전류 미러의 형태가 아닐 경우, 제 4 트랜지스터(MN4) 및 제 6 트랜지스터(MN6)는 게이트 전압이 제 2 전류 제어부(420) 가 전류 미러의 형태일 경우보다 상승되기 때문에 더 큰 전류를 통과시킬 수 있다. 제 6 트랜지스터(MN6)의 게이트 전압이 상승됨에 따라, 출력 노드(ONODE)에서 접지 전압(VSS)으로 전류 패스가 형성된다. 그리고 전류가 출력 노드(ONODE)에서 접지 전압(VSS)으로 싱킹(sinking) 된다. 그러면 출력 전압(VOUT)의 전압 레벨은 빠른 속도로 낮아질 수 있다.
제 2 전류원(ICS2)은 바이어스 전압에 의하여 제어되는 피모스 트랜지스터로 대체될 수 있다.
출력 전압(VOUT)의 레벨을 높여야 할 필요가 있는 경우, 즉, 출력 전압(VOUT)의 레벨이 원하는 레벨보다 낮은 경우의 AB급 버퍼 증폭기(400)의 동작에 대하여 설명한다.
출력 전압(VOUT)의 레벨이 입력 전압(VIN)의 레벨보다 낮은 경우, 제 1 비교기(431)는 제 1 신호(S1)를 제 1 논리 레벨로 출력하고 제 2 비교기(433)는 제 2 신호(S2)를 제 1 논리 레벨로 출력한다. 그러면 제 2 트랜지스터(MP2)는 턴 오프 되고 제 5 트랜지스터(MN5)는 포화 상태가 된다. 여기서 제 1 논리 레벨은 하이 레벨에 가까운 레벨이다. 즉, 제 1 논리 레벨은 제 2 트랜지스터(MP2)는 턴 오프 시킬 수 있지만 제 5 트랜지스터(MN5)는 포화시키는 레벨이다.
제 2 전류 제어부(420)는 계속 전류 미러의 형태를 유지하지만 제 1 전류 제어부(410)는 제 2 트랜지스터(MP2)가 턴 오프 되므로 더 이상 전류 미러의 형태가 아니다. 제 1 전류원(ICS1)은 제 1 바이어스 전류(IB1)를 접지 전압(VSS) 방향으로 계속 흐르게 한다. 따라서 제 1 트랜지스터(MP1)와 제 3 트랜지스터(MP3)의 게이트의 전압 레벨이 낮아진다. 그러면 제 1 트랜지스터(MP1)와 제 3 트랜지스터(MP3)가 모두 포화 상태가 된다.
제 1 전류 제어부(410)가 전류 미러의 형태일 경우 제 1 트랜지스터(MP1)와 제 3 트랜지스터(MP3)는 포화 상태이며 제 1 트랜지스터(MP1)와 제 3 트랜지스터(MP3)의 사이즈 비에 따라 정지 전류(IQ)의 양이 제어된다.
따라서 제 1 전류원(ICS1)의 제 1 바이어스 전류(IB1)를 적게 하면 정지 전류(IQ)의 양도 적어진다.
제 1 전류 제어부(410)가 전류 미러의 형태가 아닐 경우, 제 1 트랜지스터(MP1) 및 제 3 트랜지스터(MP3)는 게이트 전압이 제 1 전류 제어부(410)가 전류 미러의 형태일 경우보다 낮아지기 때문에 더 큰 전류를 통과시킬 수 있다.
제 6 트랜지스터(MN6)의 게이트 전압이 상승됨에 따라, 제 3 트랜지스터(MP3)의 게이트 전압이 낮아지므로 전원 전압(VDD)에서 출력 노드(ONODE)로 전류 패스가 형성된다. 그리고 전류가 전원 전압(VDD)에서 출력 노드(ONODE)로 흐르게 된다. 그러면 출력 전압(VOUT)의 전압 레벨은 높아진다.
제 1 전류원(ICS1)은 바이어스 전압에 의하여 제어되는 엔모스 트랜지스터로 대체될 수 있다.
본 발명의 제 1 실시예에 따른 AB급 버퍼 증폭기(400)에 의하여 정지 전류(IQ)의 양을 자유롭게 제어하면서도 출력 노드(ONODE)로 흐르는 전류의 소싱과 싱킹을 용이하게 하여 큰 전류로 외부 회로를 구동할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 AB급 버퍼 증폭기를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 제 2 실시예에 따른 AB급 버퍼 증폭기(500)는 제 1 전류 제어부(510) 및 제 2 전류 제어부(520)를 구비한다.
제 1 전류 제어부(510)는 제 1 신호(S1)의 제 1 논리 레벨에 응답하여 턴 오프 되고 제 1 신호(S1)의 제 2 논리 레벨에 응답하여 턴 온 되어 전류를 출력 노드(ONODE)로 소싱(sourcing)한다.
제 1 신호(S1)는 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 크면 제 2 논리 레벨로 발생되고, 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압의 레벨보다 작으면 제 1 논리 레벨로 발생된다.
좀더 설명하면, 제 1 전류 제어부(510)는 전원 전압(VDD)에 제 1단이 연결되고 출력 노드(ONODE)에 제 2 단이 연결되고 제 1 신호가 게이트로 인가되는 제 1 트랜지스터(MP1)이다.
제 2 전류 제어부(520)는 제 2 신호(S2)의 제 2 논리 레벨에 응답하여 출력 노드(ONODE)로부터 전류를 싱킹(sinking) 하고 제 2 신호(S2)의 제 1 논리 레벨에 응답하여 입력 전압(VIN)을 버퍼링하여 출력 노드(ONODE)로 출력한다.
제 2 신호(S2)는 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 크면 제 1 논리 레벨로 발생되고, 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 작으면 제 2 논리 레벨로 발생된다.
좀더 설명하면 제 2 전류 제어부(520)는 제 2 트랜지스터 내지 제 4 트랜지스터(MN2, MN3, MN4)와 바이어스 트랜지스터(MPB)를 구비한다.
제 2 트랜지스터(MN2)는 접지 전압(VSS)에 제 1단이 연결된다. 제 3 트랜지스터(MN3)는 제 2 트랜지스터(MN2)의 제 2 단에 제 1단이 연결되고 제 2 신호(S2)가 게이트에 연결되며 제 2 트랜지스터(MN2)의 게이트에 제 2단이 연결된다.
제 4 트랜지스터(MN4)는 접지 전압(VSS)에 제 1 단이 연결되고 제 2 트랜지스터(MN2)의 게이트에 게이트가 연결되며 출력 노드(ONODE)에 제 2 단이 연결된다. 바이어스 트랜지스터(MPB)는 제 3 트랜지스터(MN3)의 제 2 단과 전원 전압(VDD) 사이에 연결되며 게이트로 소정의 바이어스 전압(BIAS)이 인가된다.
제 1 트랜지스터(MP1) 및 바이어스 트랜지스터(MPB)는 피모스 트랜지스터이고, 제 2 내지 제 4 트랜지스터(MN2, MN3, MN4)는 엔모스 트랜지스터이다.
AB급 버퍼 증폭기(500)는 차동 증폭기(530) 및 비교기(540)를 더 구비할 수 있다.
차동 증폭기(530)는 입력 전압(VIN)을 음의 단자로 수신하고 출력 노드(ONODE)의 출력 전압(VOUT)을 양의 단자로 수신하고 입력 전압(VIN)과 출력 전압(VOUT)의 레벨을 비교하여 그 결과를 제 1 신호(S1)로서 발생한다.
비교기(540)는 입력 전압(VIN)을 양의 단자로 수신하고 출력 노드(ONODE)의 출력 전압(VOUT)을 음의 단자로 수신하고 입력 전압(VIN)과 출력 전압(VOUT)의 레벨을 비교하여 그 결과를 제 2 신호(S2)로서 발생한다.
이하, 도 5를 참조하여 본 발명의 제 2 실시예에 따른 AB급 버퍼 증폭기(500)의 동작이 상세히 설명된다.
제 1 전류 제어부(510)는 제 1 신호(S1)의 제 1 논리 레벨에 응답하여 턴 오프 된다. 여기서 제 1 논리 레벨은 하이 레벨에 가까운 레벨이다. 제 1 논리 레벨은 후술하는 제 3 트랜지스터(MN3)를 포화시킬 수 있는 레벨이기도 하다. 제 1 신호(S1)의 제 1 논리 레벨은 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압의 레벨보다 작을 경우에 발생된다.
입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압의 레벨보다 작을 경우, 제 2 신호(S2)는 제 2 논리 레벨로 발생된다. 여기서, 제 2 논리 레벨은 로우 레벨에 가까운 레벨이다. 제 2 논리 레벨은 제 1 트랜지스터(MP1)를 포화시킬 수 있는 레벨이기도 하다. 따라서 제 3 트랜지스터(MN3)는 턴 오프 된다.
바이어스 전압(BIAS)은 바이어스 트랜지스터(MPB)를 턴 온 시키는 전압 레벨을 가진다. 즉, 바이어스 트랜지스터(MPB)는 바이어스 전압(BIAS)에 의하여 계속 턴 온 된다. 따라서 제 3 트랜지스터(MN3)가 턴 오프 되는 경우, 제 2 및 제 4 트랜지스터(MN2, MN4)의 게이트 전압이 상승된다. 그러면 많은 양의 전류가 출력 노드(ONODE)를 통하여 접지 전압(VSS)으로 흐르게 되고, 출력 전압(VOUT)의 레벨이 낮아진다. 즉, 출력 전압(VOUT)의 레벨이 높기 때문에 출력 전압(VOUT)의 레벨을 낮출 필요가 있을 경우, 도 5의 AB급 버퍼 증폭기(500)는 출력 노드(ONODE)로부터 접지 전압(VSS)으로 전류 패스를 형성하여 빠른 속도로 출력 전압(VOUT)의 레벨을 낮출 수 있다.
입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압의 레벨보다 클 경우, 제 1 신호(S1)는 제 2 논리 레벨로 출력되고 제 2 신호(S2)는 제 1 논리 레벨로 출력된다.
그러면 제 1 트랜지스터(MP1)는 포화 상태로 되고 제 3 트랜지스터(MN3)도 포화 상태로 된다. 제 3 트랜지스터(MN3)가 포화 상태로 됨으로써 제 2 전류 제어부(520)는 전류 미러의 형태가 된다. 제 2 트랜지스터(MN2)와 제 4 트랜지스터(MN4)의 사이즈의 비를 조절하여 정지 전류(IQ)의 양을 제어할 수 있다.
포화 상태로 된 제 1 트랜지스터(MP1)에 의하여 전원 전압(VDD)에서 출력 노드(ONODE)로 전류 패스가 형성되고 전류가 출력 노드(ONODE)로 흐르게 된다. 따라서 출력 전압(VOUT)의 전압 레벨이 높아진다.
정리해보면, 출력 전압(VOUT)레벨이 입력 전압(VIN)보다 높을 경우, 제 1 신호(S1)는 제 1 논리 레벨로 출력되어 제 1 트랜지스터(MP1)가 턴 오프 되고, 제 2 신호(S2)는 제 2 논리 레벨로 출력되어 제 3 트랜지스터(MN3)가 턴 오프 된다. 따라서 전류의 싱킹이 빠른 속도로 이루어지고, 출력 전압(VOUT)의 전압 레벨이 낮아진다.
반대로, 출력 전압(VOUT)레벨이 입력 전압(VIN)보다 낮을 경우, 제 1 신호(S1)는 제 2 레벨로 출력되어 제 1 트랜지스터(MP1)가 포화 상태로 되고, 제 2 신호(S2)는 제 1 레벨로 출력되어 제 3 트랜지스터(MN3)가 포화 상태로 된다. 따라서, 제 2 전류 제어부(520)는 전류 미러 형태가 되며 정지 전류(IQ)의 양을 작게 만든다. 그리고 제 1 트랜지스터(MP1)를 통하여 전류의 소싱이 빠른 속도로 이루어지고, 출력 전압(VOUT)의 전압 레벨이 높아진다.
이와 같이 본 발명의 제 2 실시예에 따른 AB급 버퍼 증폭기(500)는 정지 전류(IQ)의 양을 트랜지스터들(MN2, MN4)의 사이즈를 이용하여 용이하게 제어하면서도 전류의 소싱과 싱킹을 빨리 하여 출력 전압(VOUT)의 레벨 전환을 빠르게 할 수 있는 장점이 있다.
도 6은 본 발명의 제 3 실시예에 따른 AB급 버퍼 증폭기를 나타내는 도면이다.
도 6을 참조하면 본 발명의 제 3 실시예에 따른 AB급 버퍼 증폭기(600)는 제 1 전류 제어부(610) 및 제 2 전류 제어부(620)를 구비한다.
제 1 전류 제어부(610)는 제 1 신호(S1)의 제 1 논리 레벨에 응답하여 턴 온 되어 전류를 출력 노드(ONODE)로부터 싱킹(sinking)하고 제 1 신호(S1)의 제 2 논리 레벨에 응답하여 턴 오프 된다.
제 1 신호(S1)는 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 크면 제 2 논리 레벨로 발생되고, 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 작으면 제 1 논리 레벨로 발생된다.
좀더 설명하면, 제 1 전류 제어부(610)는 접지 전압(VSS)에 제 1단이 연결되고 출력 노드(ONODE)에 제 2 단이 연결되며 제 1 신호(S1)가 게이트로 인가되는 제 1 트랜지스터(MN1)이다.
제 2 전류 제어부(620)는 제 2 신호(S2)의 제 1 논리 레벨에 응답하여 전류를 출력 노드(ONODE)로 소싱(sourcing) 하고 제 2 신호(S2)의 제 2 논리 레벨에 응답하여 입력 전압(VIN)을 버퍼링하여 출력 노드(ONODE)로 출력한다.
제 2 신호(S2)는 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 크면 제 1 논리 레벨로 발생되고, 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 작으면 제 2 논리 레벨로 발생된다.
제 2 전류 제어부(620)는 제 2 트랜지스터 내지 제 4 트랜지스터(MP2, MP3, MP4) 및 바이어스 트랜지스터(MNB)를 구비한다.
제 2 트랜지스터(MP2)는 전원 전압(VDD)에 제 1단이 연결된다. 제 3 트랜지스터(MP3)는 제 2 트랜지스터(MP2)의 제 2 단에 제 1단이 연결되고 제 2 신호(S2)가 게이트에 연결되며 제 2 트랜지스터(MP2)의 게이트에 제 2단이 연결된다.
제 4 트랜지스터(MP4)는 전원 전압(VDD)에 제 1 단이 연결되고 제 2 트랜지스터(MP2)의 게이트에 게이트가 연결되며 출력 노드(ONODE)에 제 2 단이 연결된다. 바이어스 트랜지스터(MNB)는 제 3 트랜지스터(MP3)의 제 2 단과 접지 전압(VSS) 사이에 연결되며 게이트로 소정의 바이어스 전압(BIAS)이 인가된다.
제 1 트랜지스터(MN1) 및 바이어스 트랜지스터(MNB)는 엔모스 트랜지스터이고, 제 2 내지 제 4 트랜지스터(MP2, MP3, MP4)는 피모스 트랜지스터이다.
AB급 버퍼 증폭기(600)는 차동 증폭기(630)와 비교기(640)를 더 구비할 수 있다.
차동 증폭기(630)는 입력 전압(VIN)을 음의 단자로 수신하고 출력 노드(ONODE)의 출력 전압(VOUT)을 양의 단자로 수신하고 입력 전압(VIN)과 출력 전압(VOUT)의 레벨을 비교하여 그 결과를 제 1 신호(S1)로서 발생한다.
비교기(640)는 입력 전압(VIN)을 양의 단자로 수신하고 출력 노드(ONODE)의 출력 전압(VOUT)을 음의 단자로 수신하고 입력 전압(VIN)과 출력 전압(VOUT)의 레벨을 비교하여 그 결과를 제 2 신호(S2)로서 발생한다.
이하, 도 6을 참조하여 본 발명의 제 3 실시예에 따른 AB급 버퍼 증폭기(600)의 동작이 상세히 설명된다.
제 1 전류 제어부(610)는 제 1 신호(S1)의 제 2 논리 레벨에 응답하여 턴 오프 된다. 여기서 제 2 논리 레벨은 로우 레벨에 가까운 레벨이다. 제 2 논리 레벨은 후술하는 제 3 트랜지스터(MP3)를 포화 상태로 만들 수 있는 레벨이기도 하다. 제 1 신호(S1)의 제 2 논리 레벨은 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의출력 전압의 레벨보다 클 경우에 발생된다.
입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압의 레벨보다 클 경우, 제 2 신호(S2)는 제 1 논리 레벨로 발생된다. 여기서, 제 1 논리 레벨은 하이 레벨에 가까운 레벨이다. 제 1 논리 레벨은 제 1 트랜지스터(MN1)를 포화 상태로 만들 수 있는 레벨이기도 하다. 따라서 제 3 트랜지스터(MP3)는 턴 오프 된다.
바이어스 전압(BIAS)은 바이어스 트랜지스터(MNB)를 턴 온 시키는 전압 레벨을 가진다. 즉, 바이어스 트랜지스터(MNB)는 바이어스 전압(BIAS)에 의하여 계속 턴 온 된다. 따라서 제 3 트랜지스터(MP3)가 턴 오프 되는 경우, 제 2 및 제 4 트랜지스터(MP2, MP4)의 게이트의 전압 레벨은 낮아진다.
그러면 전원 전압(VDD)으로부터 많은 양의 전류가 출력 노드(ONODE)쪽으로 흐르게 되고, 출력 전압(VOUT)의 레벨이 높아진다.
즉, 출력 전압(VOUT)의 레벨이 낮기 때문에 출력 전압(VOUT)의 레벨을 높일 필요가 있을 경우, 도 6의 AB급 버퍼 증폭기(600)는 전원 전압(VDD)으로부터 출력 노드(ONODE)로 전류 패스를 형성하여 빠른 속도로 출력 전압(VOUT)의 레벨을 높일 수 있다.
입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압의 레벨보다 낮을 경우, 제 1 신호(S1)는 제 1 논리 레벨로 출력되고 제 2 신호(S2)는 제 2 논리 레벨로 출력된다.
그러면 제 1 트랜지스터(MN1)는 포화 상태로 되고 제 3 트랜지스터(MP3)도 포화 상태로 된다. 제 3 트랜지스터(MP3)가 포화 상태로 됨으로써 제 2 전류 제어부(620)는 전류 미러의 형태가 되고 정지 전류(IQ)의 양을 작게 만든다. 즉, 제 2 트랜지스터(MP2)와 제 4 트랜지스터(MP4)의 사이즈의 비를 조절하여 정지 전류(IQ)의 양을 제어할 수 있다.
게이트 전압이 상승된 제 1 트랜지스터(MN1)에 의하여 출력 노드(ONODE)에서 접지 전압(VSS)으로 전류 패스가 형성되고 전류가 접지 전압(VSS)으로 흐르게 된다. 따라서 출력 전압(VOUT)의 전압 레벨이 낮아진다.
정리해보면, 출력 전압(VOUT)레벨이 입력 전압(VIN)보다 높을 경우, 제 1 신호(S1)는 제 1 논리 레벨로 출력되어 제 1 트랜지스터(MN1)가 포화 상태로 되고, 제 2 신호(S2)는 제 2 논리 레벨로 출력되어 제 3 트랜지스터(MP3)가 포화 상태로 된다. 따라서 전류의 싱킹이 빠른 속도로 이루어지고, 출력 전압(VOUT)의 전압 레벨이 낮아진다.
반대로, 출력 전압(VOUT)레벨이 입력 전압(VIN)보다 낮을 경우, 제 1 신호(S1)는 제 2 논리 레벨로 출력되어 제 1 트랜지스터(MN1)가 턴 오프 되고, 제 2 신호(S2)는 제 1 논리 레벨로 출력되어 제 3 트랜지스터(MP3)가 턴 오프 된다. 따라서 전류의 소싱이 빠른 속도로 이루어지고, 출력 전압(VOUT)의 전압 레벨이 높아진다.
이와 같이 본 발명의 제 3 실시예에 따른 AB급 버퍼 증폭기(600)는 정지 전류(IQ)의 양을 트랜지스터들(MP2, MP4)의 사이즈를 이용하여 용이하게 제어하면서도 전류의 소싱과 싱킹을 빨리 하여 출력 전압(VOUT)의 레벨 전환을 빠르게 할 수 있는 장점이 있다.
도 7은 본 발명의 제 4 실시예에 따른 AB급 버퍼 증폭기를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 제 4 실시예에 따른 AB급 버퍼 증폭기(700)는 제 1 전류 제어부(710), 제 2 전류 제어부(720) 및 비교부(730)를 구비한다.
제 1 전류 제어부(710)는 제 1 신호(S1)의 제 1 논리 레벨에 응답하여 전류를 출력 노드(ONODE)로 소싱(sourcing) 하고 제 1 신호(S1)의 제 2 논리 레벨에 응답하여 입력 전압(VIN)을 버퍼링하여 출력 노드(ONODE)로 출력한다.
제 1 신호(S1)는 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 크면 제 1 논리 레벨로 발생되고, 입력 전압(VIN)의 레벨이 출력 노드(ONODE)의 출력 전압(VOUT)의 레벨보다 작으면 제 2 논리 레벨로 발생된다.
좀더 설명하면, 제 1 전류 제어부(710)는 제 1 트랜지스터 내지 제 3 트랜지스터(MP1, MP2, MP3)와 제 1 전류원(ICS1)을 구비한다.
제 1 트랜지스터(MP1)는 전원 전압(VDD)에 제 1단이 연결된다. 제 2 트랜지스터(MP2)는 제 1 트랜지스터(MP1)의 제 2 단에 제 1단이 연결되고 제 1 신호(S1)가 게이트에 연결되며 제 1 트랜지스터(MP1)의 게이트에 제 2단이 연결된다.
제 3 트랜지스터(MP3)는 전원 전압(VDD)에 제 1 단이 연결되고 제 2 트랜지스터(MP2)의 게이트에 게이트가 연결되며 출력 노드(ONODE)에 제 2 단이 연결된다. 제 1 전류원(ICS1)은 제 2 트랜지스터(MP2)의 제 2 단과 접지 전압(VSS) 사이에 연결되며 제 1 바이어스 전류(IB1)를 발생한다.
제 1 내지 제 3 트랜지스터(MP1, MP2, MP3)는 피모스 트랜지스터이다. 제 1 전류원(ICS1)은 제 2 트랜지스터(MP2)의 제 2 단과 접지 전압(VSS) 사이에 연결되며 게이트로 소정의 제 1 바이어스 전압(BIAS)이 인가되는 엔모스 트랜지스터일 수 있다.
제 2 전류 제어부(720)는 제 1 신호(S1)의 제 1 논리 레벨에 응답하여 입력 전압(VIN)을 버퍼링하여 출력 노드(ONODE)로 출력하고 제 1 신호(S1)의 제 2 논리 레벨에 응답하여 출력 노드(ONODE)로부터 전류를 싱킹(sinking) 한다.
제 2 전류 제어부(720)는 제 4 트랜지스터 내지 제 6 트랜지스터(MN4, MN5, MN6)와 제 2 전류원(ICS2)을 구비한다.
제 4 트랜지스터(MN4)는 접지 전압(VSS)에 제 1단이 연결된다. 제 5 트랜지스터(MN5)는 제 4 트랜지스터(MN4)의 제 2 단에 제 1단이 연결되고 제 1 신호(S1)가 게이트에 연결되며 제 4 트랜지스터(MN4)의 게이트에 제 2단이 연결된다.
제 6 트랜지스터(MN6)는 접지 전압(VSS)에 제 1 단이 연결되고 제 4 트랜지스터(MN4)의 게이트에 게이트가 연결되며 출력 노드(ONODE)에 제 2 단이 연결된다.
제 2 전류원(ICS2)은 상기 제 5 트랜지스터(MN5)의 제 2 단과 전원 전압(VDD) 사이에 연결되며 제 2 바이어스 전류(IB2)를 발생한다. 제 4 내지 제 6 트랜지스터(MN4, MN5, MN6)는 엔모스 트랜지스터이다. 제 2 전류원(ICS2)은 제 5 트랜지스터(MN5)의 제 2 단과 전원 전압(VDD) 사이에 연결되며 게이트로 소정의 제 2 바이어스 전압(BIAS)이 인가되는 피모스 트랜지스터일 수 있다.
비교부(730)는 입력 전압(VIN) 및 출력 노드(ONODE)의 출력 전압(VOUT)을 비교하고 그 비교 결과를 제 1 신호(S1)로서 발생한다. 비교부(730)는 입력 전압(VIN)을 양의 단자로 수신하고 출력 노드(ONODE)의 출력 전압(VOUT)을 음의 단자로 수신하고 입력 전압(VIN)의 레벨과 출력 전압(VOUT)의 레벨을 비교하여 그 결과를 제 1 신호(S1)로서 발생하는 비교기이다.
이하 도 7을 참조하여 본 발명의 제 4 실시예에 따른 AB급 버퍼 증폭기(700)의 동작이 상세히 설명된다.
본 발명의 제 4 실시예에 따른 AB급 버퍼 증폭기(700)의 제 1 전류 제어부(710) 및 제 2 전류 제어부(720)의 구성은 제 1 실시예에 따른 AB급 버퍼 증폭기(400)의 제 1 전류 제어부(410) 및 제 2 전류 제어부(420)의 구성과 동일하다.
다만 비교부(730)의 구성만이 다르다. 즉, 제 1 실시예(400)의 비교부(430)는 제 1 및 제 2 비교기(431, 432)를 사용하였다. 그러나 제 4 실시예(700)에 따른 비교부(730)는 하나의 비교기로 구성된다.
비교부(730)는 출력 전압(VOUT)의 전압 레벨이 입력 전압(VIN)의 전압 레벨보다 높으면 제 1 신호(S1)를 제 2 논리 레벨로 출력한다. 제 2 논리 레벨은 제 2 트랜지스터(MP2)는 포화 상태로 만들고 제 5 트랜지스터(MN5)는 턴 오프 시키는 레벨이다.
제 2 트랜지스터(MP2)가 포화 상태로 되면 제 1 전류 제어부(710)는 전류 미러의 형태가 되어 제 1 트랜지스터(MP1) 및 제 3 트랜지스터(MP3)의 사이즈 비에 의하여 정지 전류(IQ)의 양을 제어할 수 있다.
제 5 트랜지스터(MN5)가 턴 오프 되면 제 2 전류 제어부(720)의 제 4 및 제6 트랜지스터(MN4, MN6)의 게이트 전압이 상승되고 출력 노드(ONODE)로부터 접지 전압(VSS)으로 전류 패스가 형성된다. 따라서 전류의 빠른 싱킹이 가능해지고 출력 전압(VOUT)의 레벨이 낮아진다.
반대로, 비교부(730)는 출력 전압(VOUT)의 전압 레벨이 입력 전압(VIN)의 전압 레벨보다 낮으면 제 1 신호(S1)를 제 1 논리 레벨로 출력한다. 제 1 논리 레벨은 제 2 트랜지스터(MP2)는 턴 오프 시키고 제 5 트랜지스터(MN5)는 포화 상태로 만들 수 있는 레벨이다.
제 5 트랜지스터(MN5)가 포화 상태로 되면 제 2 전류 제어부(720)는 전류 미러의 형태가 되어 제 4 트랜지스터(MN4) 및 제 6 트랜지스터(MN6)의 사이즈 비에 의하여 정지 전류(IQ)의 양을 제어할 수 있다.
제 2 트랜지스터(MP2)가 턴 오프 되면 제 1 전류 제어부(710)의 제 1 및 제 3 트랜지스터(MP1, MP3)의 게이트 전압이 낮아지게 되고 전원 전압(VDD)으로부터 출력 노드(ONODE)로 전류 패스가 형성된다. 따라서 전류의 빠른 소싱이 가능해지고 출력 전압(VOUT)의 레벨이 높아진다.
AB급 버퍼 증폭기(700)가 버퍼로서 동작할 경우 출력 전압(VOUT)의 레벨이 입력 전압(VIN)의 레벨과 동일하게 발생된다. 이때에는 정지 전류(IQ)의 양을 줄이기 위하여 비교부(730)는 제 2 트랜지스터(MP2)와 제 5 트랜지스터(MN5)를 모두 포화시킬 수 있는 레벨로 제 1 신호(S1)를 발생한다.
제 2 트랜지스터(MP2)와 제 5 트랜지스터(MN5)가 동시에 포화 될 수 있는 전압 레벨을 가지는 제 1 신호(S1)를 출력하는 비교부(730)는 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 구현이 가능하므로 상세한 설명은 생략한다.
본 발명의 제 4 실시예에 따른 AB급 버퍼 증폭기(700)는 제 1 실시예에 따른 AB급 버퍼 증폭기(400)와 비교부(730)의 구성에만 차이가 있으며 나머지 회로의 구성은 동일하므로 전체 동작에 대한 상세한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 AB급 버퍼 증폭기는 정지 전류의 양을 자유롭게 제어하면서도 증폭기의 출력단으로 흐르는 전류의 소싱과 싱킹을 용이하게 하여 큰 전류로 외부 회로를 구동할 수 있는 장점이 있다.

Claims (29)

  1. 제 1 신호의 제 1 논리 레벨에 응답하여 전류를 출력 노드로 소싱(sourcing) 하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력노드로 출력하는 제 1 전류 제어부 ; 및
    제 2 신호의 제 2 논리 레벨에 응답하여 출력 노드로부터 전류를 싱킹(sinking) 하고 상기 제 2 신호의 제 1 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력하는 제 2 전류 제어부를 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  2. 제 1항에 있어서,
    상기 입력 전압 및 상기 출력 노드의 출력 전압을 비교하고 그 비교 결과를 상기 제 1 및 제 2 신호로서 발생하는 비교부를 더 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  3. 제 2항에 있어서, 상기 비교부는,
    상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 상기 제 1 신호를 발생하는 제 1 비교기 ; 및
    상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 상기 제 2 신호를 발생하는 제 2 비교기를 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  4. 제 1항에 있어서, 상기 제 1 및 제 2 신호는,
    상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생되는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  5. 제 1항에 있어서, 상기 제 1 전류 제어부는,
    전원 전압에 제 1단이 연결되는 제 1 트랜지스터 ;
    상기 제 1 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 1 신호가 게이트에 연결되며 상기 제 1 트랜지스터의 게이트에 제 2단이 연결되는 제 2 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되고 상기 제 2 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결되는 제 3 트랜지스터 ;
    상기 제 2 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 제 1 바이어스 전류를 발생하는 제 1 전류원을 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  6. 제 5항에 있어서, 상기 제 1 내지 제 3 트랜지스터는,
    피모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  7. 제 5항에 있어서, 상기 제 1 전류원은,
    상기 제 2 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 게이트로 소정의 제 1 바이어스 전압이 인가되는 엔모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  8. 제 1항에 있어서, 상기 제 2 전류 제어부는,
    접지 전압에 제 1단이 연결되는 제 4 트랜지스터 ;
    상기 제 4 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 2 신호가 게이트에 연결되며 상기 제 4 트랜지스터의 게이트에 제 2단이 연결되는 제 5 트랜지스터 ;
    상기 접지 전압에 제 1 단이 연결되고 상기 제 4 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결되는 제 6 트랜지스터 ;
    상기 제 5 트랜지스터의 상기 제 2 단과 전원 전압 사이에 연결되며 제 2 바이어스 전류를 발생하는 제 2 전류원을 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  9. 제 8항에 있어서, 상기 제 4 내지 제 6 트랜지스터는,
    엔모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  10. 제 8항에 있어서, 상기 제 2 전류원은,
    상기 제 5 트랜지스터의 상기 제 2 단과 상기 전원 전압 사이에 연결되며 게이트로 소정의 제 2 바이어스 전압이 인가되는 피모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  11. 제 1 신호의 제 1 논리 레벨에 응답하여 턴 오프 되고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 턴 온 되어 전류를 출력 노드로 소싱(sourcing) 하는 제 1 전류 제어부 ; 및
    제 2 신호의 제 2 논리 레벨에 응답하여 상기 출력 노드로부터 전류를 싱킹(sinking) 하고 상기 제 2 신호의 제 1 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력하는 제 2 전류 제어부를 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  12. 제 11항에 있어서,
    상기 입력 전압을 음의 단자로 수신하고 상기 출력 노드의 출력 전압을 양의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 1 신호로서 발생하는 차동 증폭기 ; 및
    상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 2 신호로서 발생하는 비교기를 더 구비하는 것을 특징으로 하는정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  13. 제 11항에 있어서, 상기 제 1 신호는,
    상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 2 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 1 논리 레벨로 발생되며,
    상기 제 2 신호는,
    상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생되는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  14. 제 11항에 있어서, 상기 제 1 전류 제어부는,
    전원 전압에 제 1단이 연결되고 상기 출력 노드에 제 2 단이 연결되고 상기 제 1 신호가 게이트로 인가되는 제 1 트랜지스터이고,
    상기 제 2 전류 제어부는,
    접지 전압에 제 1단이 연결되는 제 2 트랜지스터 ;
    상기 제 2 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 2 신호가 게이트에 연결되며 상기 제 2 트랜지스터의 게이트에 제 2단이 연결되는 제 3 트랜지스터 ;
    상기 접지 전압에 제 1 단이 연결되고 상기 제 2 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결되는 제 4 트랜지스터 ; 및
    상기 제 3 트랜지스터의 상기 제 2 단과 전원 전압 사이에 연결되며 게이트로 소정의 바이어스 전압이 인가되는 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  15. 제 14항에 있어서,
    상기 제 1 트랜지스터 및 상기 바이어스 트랜지스터는 피모스 트랜지스터이고,
    상기 제 2 내지 제 4 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  16. 제 1 신호의 제 1 논리 레벨에 응답하여 턴 온 되어 전류를 출력 노드로부터 싱킹(sinking)하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 턴 오프 되는 제 1 전류 제어부 ; 및
    제 2 신호의 제 1 논리 레벨에 응답하여 전류를 상기 출력 노드로 소싱(sourcing) 하고 상기 제 2 신호의 제 2 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력하는 제 2 전류 제어부를 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  17. 제 16항에 있어서,
    상기 입력 전압을 음의 단자로 수신하고 상기 출력 노드의 출력 전압을 양의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 1 신호로서 발생하는 차동 증폭기 ; 및
    상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 2 신호로서 발생하는 비교기를 더 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  18. 제 16항에 있어서, 상기 제 1신호는,
    상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 2 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 1 논리 레벨로 발생되며,
    상기 제 2 신호는,
    상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생되는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  19. 제 16항에 있어서, 상기 제 1 전류 제어부는,
    접지 전압에 제 1단이 연결되고 상기 출력 노드에 제 2 단이 연결되며 상기 제 1 신호가 게이트로 인가되는 제 1 트랜지스터이고,
    상기 제 2 전류 제어부는,
    전원 전압에 제 1단이 연결되는 제 2 트랜지스터 ;
    상기 제 2 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 2 신호가 게이트에 연결되며 상기 제 2 트랜지스터의 게이트에 제 2단이 연결되는 제 3 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되고 상기 제 2 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결되는 제 4 트랜지스터 ; 및
    상기 제 3 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 게이트로 소정의 바이어스 전압이 인가되는 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  20. 제 19항에 있어서,
    상기 제 1 트랜지스터 및 상기 바이어스 트랜지스터는 엔모스 트랜지스터이고,
    상기 제 2 내지 제 4 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  21. 제 1 신호의 제 1 논리 레벨에 응답하여 전류를 출력 노드로 소싱(sourcing)하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력노드로 출력하는 제 1 전류 제어부 ; 및
    상기 제 1 신호의 제 1 논리 레벨에 응답하여 입력 전압을 버퍼링하여 상기 출력 노드로 출력하고 상기 제 1 신호의 제 2 논리 레벨에 응답하여 상기 출력 노드로부터 전류를 싱킹(sinking) 하는 제 2 전류 제어부 ; 및
    상기 입력 전압 및 상기 출력 노드의 출력 전압을 비교하고 그 비교 결과를 상기 제 1 신호로서 발생하는 비교부를 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  22. 제 21항에 있어서, 상기 비교부는,
    상기 입력 전압을 양의 단자로 수신하고 상기 출력 노드의 출력 전압을 음의 단자로 수신하고 상기 입력 전압의 레벨과 상기 출력 전압의 레벨을 비교하여 그 결과를 상기 제 1 신호로서 발생하는 비교기인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  23. 제 21항에 있어서, 상기 제 1 신호는,
    상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 크면 제 1 논리 레벨로 발생되고, 상기 입력 전압의 레벨이 상기 출력 노드의 출력 전압의 레벨보다 작으면 제 2 논리 레벨로 발생되는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  24. 제 21항에 있어서, 상기 제 1 전류 제어부는,
    전원 전압에 제 1단이 연결되는 제 1 트랜지스터 ;
    상기 제 1 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 1 신호가 게이트에 연결되며 상기 제 1 트랜지스터의 게이트에 제 2단이 연결되는 제 2 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되고 상기 제 2 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결되는 제 3 트랜지스터 ;
    상기 제 2 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 제 1 바이어스 전류를 발생하는 제 1 전류원을 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  25. 제 24항에 있어서, 상기 제 1 내지 제 3 트랜지스터는,
    피모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  26. 제 24항에 있어서, 상기 제 1 전류원은,
    상기 제 2 트랜지스터의 상기 제 2 단과 접지 전압 사이에 연결되며 게이트로 소정의 제 1 바이어스 전압이 인가되는 엔모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  27. 제 21항에 있어서, 상기 제 2 전류 제어부는,
    접지 전압에 제 1단이 연결되는 제 4 트랜지스터 ;
    상기 제 4 트랜지스터의 제 2 단에 제 1단이 연결되고 상기 제 1 신호가 게이트에 연결되며 상기 제 4 트랜지스터의 게이트에 제 2단이 연결되는 제 5 트랜지스터 ;
    상기 접지 전압에 제 1 단이 연결되고 상기 제 4 트랜지스터의 게이트에 게이트가 연결되며 상기 출력 노드에 제 2 단이 연결되는 제 6 트랜지스터 ;
    상기 제 5 트랜지스터의 상기 제 2 단과 전원 전압 사이에 연결되며 제 2 바이어스 전류를 발생하는 제 2 전류원을 구비하는 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  28. 제 27항에 있어서, 상기 제 4 내지 제 6 트랜지스터는,
    엔모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
  29. 제 27항에 있어서, 상기 제 2 전류원은,
    상기 제 5 트랜지스터의 상기 제 2 단과 상기 전원 전압 사이에 연결되며 게이트로 소정의 제 2 바이어스 전압이 인가되는 피모스 트랜지스터인 것을 특징으로 하는 정지(quiescent) 전류의 제어가 가능한 AB급 버퍼 증폭기.
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