KR20030086836A - Method of manufacturing semiconductor device applying a triple gate oxide - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 삼중 게이트 산화막(Triple gate oxide)을 적용한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device to which a triple gate oxide is applied.
모스펫(MOSFET)의 게이트 산화막의 재질로는 통상 열산화에 의한 실리콘 산화막이 이용되고 있다. 그런데, 반도체 소자의 고집적화 및 고성능화가 이루어지면서 상기 실리콘 산화막 재질의 게이트 산화막이 적용된 반도체 소자는 다이렉트 터널링(Direct Tunneling)에 기인하는 정전 전압 소비량(static power consumption)의 증가 및 동작 특성(performance)의 저하가 유발되고, 그리고, 누설 전류에 의해 안정적인 소자 구동을 확보할 수 없을 것으로 예상되고 있다.As a material of a gate oxide film of a MOSFET, a silicon oxide film by thermal oxidation is usually used. However, as the semiconductor devices having high integration and high performance of the semiconductor devices are applied, the semiconductor devices to which the gate oxide film of the silicon oxide film is applied increase the static power consumption due to direct tunneling and decrease the operation performance. Is caused, and stable element drive cannot be secured by the leakage current.
따라서, 상기한 문제를 극복하기 위해, 현재는 실리콘 산화막 대신에 상대적으로 높은 유전상수 값을 갖는 고유전상수 물질을 게이트 산화막에 적용하려는 연구가 진행되고 있으며, 또한, 소자 별로 게이트 산화막의 두께를 상이하게 함으로써 해당 소자 특성에 적합하도록 하는 방식에 대해서도 연구되고 있다.Therefore, in order to overcome the above-mentioned problem, studies are being conducted to apply a high dielectric constant material having a relatively high dielectric constant value to the gate oxide instead of the silicon oxide film, and the thickness of the gate oxide film is different for each device. As a result, a method of making it suitable for the device characteristics has been studied.
이하에서는 게이트 산화막을 소자 별로 상이하게 형성하는 종래 기술에 따른 삼중 게이트 산화막(triple gate oxide)을 적용한 반도체 소자의 제조방법을 첨부된 도 1a 내지 도 1e를 참조해서 설명하도록 한다.Hereinafter, a method of fabricating a semiconductor device using a triple gate oxide according to the related art for forming gate oxide films differently for each device will be described with reference to FIGS. 1A to 1E.
도 1a를 참조하면, 반도체 기판(1)의 적소에 공지의 STI 공정을 통해 트렌치형의 소자분리막들(2)을 형성하고, 웰(Well) 형성용 이온주입을 수행하여 상기 소자분리막들(2)에 의해 한정된 기판 부분들 각각에 웰(3)을 형성한다. 그런다음, 기판(1)의 전면 상에 열산화 공정을 통해 제1산화막(4a)을 형성하고, 상기 제1산화막(4a) 상에 그의 소정 영역(A)을 가리는 제1마스크 패턴(5)을 형성한 후, 상기 제1마스크 패턴(5)에 의해 가려지지 않은 제1산화막 부분을 식각 제거한다.Referring to FIG. 1A, trench-type device isolation layers 2 are formed in a proper position of the semiconductor substrate 1 through a well-known STI process, and ion implantation for well formation is performed to perform device implantation layers 2. A well 3 is formed in each of the substrate portions defined by. Then, the first oxide pattern 4a is formed on the entire surface of the substrate 1 through a thermal oxidation process, and the first mask pattern 5 covering the predetermined region A is formed on the first oxide film 4a. After forming, the portion of the first oxide layer which is not covered by the first mask pattern 5 is etched away.
여기서, 도면부호 A는 제일 두꺼운 두께의 게이트 산화막 형성 영역을, B는 중간 두께의 게이트 산화막 형성 영역을, 그리고, C는 제일 얇은 두께의 게이트 산화막 형성 영역을 각각 나타낸다.Here, reference numeral A denotes the gate oxide film formation region of the thickest thickness, B denotes the gate oxide film formation region of the medium thickness, and C denotes the gate oxide film formation region of the thinnest thickness, respectively.
도 1b를 참조하면, 제1마스크 패턴을 제거한 상태에서, 반도체 기판(1) 및 잔류된 제1산화막(4a) 상에 열산화 공정을 통해 제2산화막(4b)을 형성한다. 그런다음, 상기 제2산화막(4b) 상에 그의 소정 영역(A, B)을 가리는 제2마스크 패턴(6)을 형성한다.Referring to FIG. 1B, the second oxide film 4b is formed on the semiconductor substrate 1 and the remaining first oxide film 4a through a thermal oxidation process in a state where the first mask pattern is removed. Then, a second mask pattern 6 covering the predetermined regions A and B is formed on the second oxide film 4b.
도 1c를 참조하면, 제2마스크 패턴에 의해 가려지지 않은 제2산화막 부분을 식각 제거한다. 그런다음, 상기 제2마스크 패턴을 제거하고, 이어서, 열산화 공정을 통해 반도체 기판(1) 및 잔류된 제2산화막(4b) 상에 제3산화막(4c)을 형성한다.Referring to FIG. 1C, the portion of the second oxide layer not covered by the second mask pattern is etched away. Thereafter, the second mask pattern is removed, and then a third oxide film 4c is formed on the semiconductor substrate 1 and the remaining second oxide film 4b through a thermal oxidation process.
도 1d를 참조하면, 상기 결과물 상에 게이트용 폴리실리콘막(8)을 증착하고, 상기 폴리실리콘막(8)과 그 하부의 단일 및 적층 산화막을 패터닝하여 영역 별로 서로 다른 두께의 게이트 산화막(7a, 7b, 7c)을 구비한 게이트 전극들(9)을 형성한다. 그런다음, 공지의 LDD 이온주입을 수행하여 상기 게이트 전극들(9) 양측의 기판 표면에 LDD 영역들(10)을 형성한다.Referring to FIG. 1D, a gate polysilicon film 8 is deposited on the resultant, and the polysilicon film 8 and the single and stacked oxide films under the patterned pattern are patterned to form gate oxide films 7a having different thicknesses for each region. Gate electrodes 9 having 7b and 7c are formed. Then, known LDD ion implantation is performed to form LDD regions 10 on the substrate surface on both sides of the gate electrodes 9.
도 1e를 참조하면, 절연막의 증착 및 이에 대한 블랭킷 식각을 통해 상기 게이트 전극(9)의 양측벽에 스페이서(11)를 형성하고, 그런다음, 고농도 이온주입을수행하여 상기 스페이서(11)를 포함한 게이트 전극(9) 양측의 기판 표면에 소오스/드레인 영역(12)을 형성한다. 그리고나서, 게이트 전극(9)의 표면 및 소오스/드레인 영역(12) 표면에 자기정렬적으로 실리사이드(13)를 형성함으로써 소자 별로 상이한 두께의 게이트 산화막을 적용한, 즉, 삼중 게이트 산화막을 적용한 CMOS 소자들의 형성을 완성한다.Referring to FIG. 1E, spacers 11 are formed on both sidewalls of the gate electrode 9 through deposition of an insulating film and blanket etching thereof, and then a high concentration of ion implantation is performed to include the spacers 11. The source / drain regions 12 are formed on the substrate surfaces on both sides of the gate electrode 9. Then, by forming the silicide 13 on the surface of the gate electrode 9 and the surface of the source / drain region 12 in a self-aligned manner, a CMOS device to which a gate oxide film having a different thickness is applied to each device, that is, a triple gate oxide film is applied. Complete the formation of the fields.
그러나, 전술한 바와 같은 종래 기술에 따른 반도체 소자의 제조방법은 게이트 산화막의 과다한 써멀 버짓(thermal budget)에 의해 문턱전압(Vt)의 변동이 발생될 뿐만 아니라 상기 게이트 산화막의 성질(quality) 저하 및 GOI(Gate Oxide Integrity) 특성 저하가 유발되어 소자 신뢰성을 확보할 수 없는 문제점이 있다.However, in the method of manufacturing a semiconductor device according to the prior art as described above, the threshold voltage Vt is not only changed due to an excessive thermal budget of the gate oxide film, but also the quality of the gate oxide film is reduced and There is a problem in that device reliability cannot be secured due to deterioration of gate oxide integrity (GOI) characteristics.
특히, 상기 게이트 산화막의 써멀 버짓이 증가하면, 향후 고집적 및 고성능 반도체 소자를 구현함에 있어서 여러가지 문제가 있으며, 공정 마진의 확보 및 공정 통합(integration) 측면에서 문제점이 있다.In particular, when the thermal budget of the gate oxide film is increased, there are various problems in implementing high-integration and high-performance semiconductor devices in the future, and there are problems in securing process margins and process integration.
또한, 종래의 방법은 많은 공정 단계를 포함하므로 제조 공정이 복잡하며, 그래서, 제조 시간 및 비용이 증가되는 문제점이 있다.In addition, the conventional method involves a large number of process steps, which makes the manufacturing process complicated, thus increasing the manufacturing time and cost.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 써벌 버짓에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing the occurrence of defects due to the secondary budget, which is devised to solve the above problems.
또한, 본 발명은 제조 공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device, which can simplify the manufacturing process.
도 1a 내지 도 1e는 종래 기술에 따른 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device to which a triple gate oxide film according to the prior art is applied.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device to which a triple gate oxide film according to an embodiment of the present invention is applied.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film
23 : 웰 24 : 질화막23: well 24: nitride film
25 : 제1감광막 패턴 26 : 산화막25: first photosensitive film pattern 26: oxide film
27 : 제2감광막 패턴 28 : 질소 이온주입층27: second photosensitive film pattern 28: nitrogen ion implantation layer
29a : 제1게이트산화막 29b : 제2게이트산화막29a: first gate oxide film 29b: second gate oxide film
29c : 제3게이트산화막 30 : 폴리실리콘막29c: third gate oxide film 30: polysilicon film
31 : 게이트 전극 32 : LDD 영역31 gate electrode 32 LDD region
33 : 스페이서 34 : 소오스/드레인 영역33: spacer 34: source / drain region
35 : 실리사이드35: silicide
상기와 같은 목적을 달성하기 위하여 본 발명은 서로 다른 두께의 제1,제2,제3게이트산화막 형성 영역들을 갖는 반도체 기판 상에 질화막과 제2게이트 산화막 형성 영역의 상기 질화막 부분을 노출시키는 제1감광막 패턴을 차례로 형성하는 단계; 상기 기판의 제2게이트산화막 형성 영역이 노출되도록 상기 노출된 질화막 부분을 식각하는 단계; 상기 제1감광막 패턴을 제거하고, 노출된 기판 영역 상에 소정 두께로 산화막을 형성하는 단계; 상기 산화막 및 잔류된 질화막 상에 기판의 제3게이트산화막 형성 영역 상의 질화막 부분을 노출시키는 제2감광막 패턴을 형성하는 단계; 상기 기판의 제3게이트산화막 형성 영역이 노출되도록 노출된 질화막 부분을 식각하는 단계; 상기 노출된 기판 영역에 질소 이온주입을 수행하는 단계; 상기 제2감광막 패턴과 잔류된 질화막을 제거하는 단계; 상기 결과물에 습식-산화 및 NO 어닐링을 행하여 순서적으로 두꺼운 두께를 갖는 제1, 제2 및 제3게이트산화막을 동시에 형성하는 단계; 상기 제1,제2,제3게이트산화막들을 포함한 기판의 전면 상에 게이트용 도전막을 증착하고, 상기 도전막 및 제1,제2,제3게이트산화막을 패터닝하여 게이트 전극들을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a method for exposing a nitride film and a portion of the nitride film of a second gate oxide film forming region to a semiconductor substrate having first, second, and third gate oxide film forming regions having different thicknesses. Sequentially forming a photosensitive film pattern; Etching the exposed nitride film portion to expose the second gate oxide film forming region of the substrate; Removing the first photoresist pattern, and forming an oxide film on the exposed substrate region to a predetermined thickness; Forming a second photoresist pattern on the oxide film and the remaining nitride film to expose a portion of the nitride film on the third gate oxide film formation region of the substrate; Etching the exposed nitride film portion to expose the third gate oxide film forming region of the substrate; Performing nitrogen ion implantation into the exposed substrate region; Removing the second photoresist pattern and the remaining nitride film; Performing wet-oxidation and NO annealing on the resultant to simultaneously form first, second and third gate oxide films having a thick thickness in sequence; Depositing a gate conductive film on an entire surface of the substrate including the first, second, and third gate oxide layers, and patterning the conductive layer and the first, second, and third gate oxide layers to form gate electrodes. It provides a method for manufacturing a semiconductor device.
여기서, 상기 산화막은 순수(pure) NH3또는 NO 어닐링을 실시하여 20∼30Å 두께로 형성하며, 상기 제1,제2,제3게이트산화막은 각각 110∼130Å, 60∼80Å, 20∼40Å의 두께로 형성한다. 또한, 상기 게이트용 도전막은 폴리실리콘막으로서 인-시튜(in-situ)로 시간의 지연없이 증착한다.In this case, the oxide film is formed by pure NH 3 or NO annealing to a thickness of 20 to 30 kPa, and the first, second and third gate oxide films are 110 to 130 kPa, 60 to 80 kPa, and 20 to 40 kPa, respectively. Form to thickness. In addition, the gate conductive film is a polysilicon film which is deposited in-situ without time delay.
본 발명에 따르면, 서로 다른 두께를 갖는 삼중 게이트 산화막을 한 번에 형성하기 때문에 게이트 산화막의 과다한 써멀 버짓을 현저하게 줄일 수 있으며, 아울러, 제조 공정을 단순화시킬 수 있다.According to the present invention, since the triple gate oxide films having different thicknesses are formed at one time, the excessive thermal budget of the gate oxide films can be significantly reduced, and the manufacturing process can be simplified.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device to which a triple gate oxide film according to an exemplary embodiment of the present invention is applied.
도 2a를 참조하면, 반도체 기판(21)의 적소에 공지의 STI 공정을 통해 액티브 영역을 한정하는 트렌치형의 소자분리막들(22)을 형성하고, P형 또는 N형 불순물을 이온주입하여 상기 소자분리막들(22) 사이의 기판 부분에 원하는 도전형의 웰(23)을 형성한다. 그런다음, 상기 소자분리막들(22)을 포함한 기판(21)의 전면 상에 250∼350Å, 바람직하게 300Å의 두께로 질화막(24)을 증착한 후, 그 상부에 소정 형상의 제1감광막 패턴(25)을 형성하고, 이어, 상기 제1감광막 패턴(25)을 마스크로해서 노출된 질화막 부분을 식각 제거하여 중간 두께의 게이트 산화막(이하, 제2게이트 산화막이라 칭함) 형성 영역(B)에 해당하는 기판 영역을 노출시킨다.Referring to FIG. 2A, trench-type device isolation layers 22 that define an active region are formed at a proper location of the semiconductor substrate 21 by a well-known STI process, and ion-implanted P-type or N-type impurities may be used to form the device. The wells 23 of the desired conductivity type are formed in the substrate portion between the separators 22. Then, after the nitride film 24 is deposited on the entire surface of the substrate 21 including the device isolation layers 22 to a thickness of 250 to 350 mW, preferably 300 mW, the first photoresist pattern of a predetermined shape ( 25), and subsequently etching the portions of the nitride film exposed by using the first photoresist pattern 25 as a mask to etch away the gate oxide film (hereinafter referred to as a second gate oxide film) having a medium thickness. Exposing the substrate region.
도 2b를 참조하면, 제1감광막 패턴을 제거한 상태에서 상기 결과물에 대해 습식 산화(wet oxidation)를 포함하지 않는 순수(pure) NH3또는 NO 어닐링을 실시하여 노출된 기판 영역(B)에 20∼30Å 두께로 산화막(26)을 형성한다. 이때, 제일두꺼운 두께의 게이트 산화막(이하, 제1게이트산화막이라 칭함) 형성 영역(A)과 제일 얇은 두께의 게이트 산화막(이하, 제3게이트산화막이라 칭함) 형성 영역(C)에 해당하는 기판 영역들은 상기 질화막(24)이 베리어 역할을 하는 것에 의해 산화되지 않는다.Referring to FIG. 2B, 20 to the exposed substrate region B by performing pure NH 3 or NO annealing, which does not include wet oxidation, on the resultant product with the first photoresist pattern removed. An oxide film 26 is formed to a thickness of 30 microseconds. At this time, the substrate region corresponding to the thickest gate oxide film (hereinafter referred to as first gate oxide film) formation region A and the thinnest gate oxide film (hereinafter referred to as third gate oxide film) formation region C Are not oxidized by the nitride film 24 acting as a barrier.
도 2c를 참조하면, 상기 결과물 상에 감광막을 도포한 후, 상기 감광막을 노광 및 현상하여 제3게이트산화막 형성 영역(C) 상의 질화막 부분을 노출시키는 제2감광막 패턴(27)을 형성한다. 그런다음, 상기 제2감광막 패턴(27)을 마스크로해서 노출된 질화막 부분을 식각 제거하고, 이어서, 후속에서 형성될 제3게이트산화막의 성장 두께를 제어하기 위해 노출된 기판 영역에 대해 질소(nitrogen) 이온주입을 수행한다. 도면부호 28은 질소 이온주입층을 나타낸다.Referring to FIG. 2C, after the photoresist is coated on the resultant, the photoresist is exposed and developed to form a second photoresist pattern 27 exposing a nitride film portion on the third gate oxide film formation region C. Referring to FIG. Then, the exposed portion of the nitride layer is etched away using the second photoresist pattern 27 as a mask, and then nitrogen is exposed to the exposed substrate region to control the growth thickness of the third gate oxide layer to be subsequently formed. ) Ion implantation is performed. Reference numeral 28 denotes a nitrogen ion implantation layer.
도 2d를 참조하면, 제2감광막 패턴을 제거하고, 아울러, 잔류된 질화막을 제거한다. 그런다음, 습식-산화 및 NO 어닐링을 수행하여 영역들(A, B, C) 별로 서로 다른 두께를 갖는 삼중 게이트 산화막(29a, 29b, 29c)를 한 번에 형성한다.Referring to FIG. 2D, the second photoresist film pattern is removed and the remaining nitride film is removed. Then, wet-oxidation and NO annealing are performed to form triple gate oxide films 29a, 29b, and 29c having different thicknesses for the regions A, B, and C at one time.
여기서, 제2 및 제3게이트산화막 형성 영역(B, C) 상에 형성되는 제 2 및 제3게이트산화막들(29b, 29c)은 습식-산화 및 NO 어닐링, NO 어닐링과 질소 이온주입에 의한 질소층이 형성되어 얇은 두께로 성장되는 반면, 제1게이트산화막 형성 영역(A) 상에 형성되는 제1게이트산화막(29a)은 별도의 처리가 수행되지 않는 것과 관련해서 두껍게 성장된다. 따라서, 상기한 습식-산화 및 NO 어닐링을 통해서 서로 다른 두께의 삼중 게이트 산화막을 동시에 형성할 수 있다. 이때, 상기 제1, 제2 및 제3게이트산화막들(29a, 29b, 29c)은 각각 110∼130Å, 60∼80Å, 20∼40Å, 보다 정확하게는 120Å, 70Å, 그리고, 30Å의 두께를 갖도록 함이 바람직하다.Here, the second and third gate oxide films 29b and 29c formed on the second and third gate oxide film forming regions B and C may be formed by wet-oxidation and NO annealing, NO annealing, and nitrogen ion implantation. While the layer is formed and grown to a thin thickness, the first gate oxide film 29a formed on the first gate oxide film forming region A is grown thick in connection with no separate treatment being performed. Accordingly, the above-described wet-oxidation and NO annealing can simultaneously form triple gate oxide films having different thicknesses. In this case, the first, second and third gate oxide films 29a, 29b, and 29c have thicknesses of 110 to 130 microseconds, 60 to 80 microseconds, 20 to 40 microseconds, more precisely 120 microseconds, 70 microseconds, and 30 microseconds, respectively. This is preferred.
도 2e를 참조하면, 인-시튜(in-situ)로 시간의 지연없이 상기 결과물 상에 2,000∼2,500Å의 두께로 게이트용 도전막, 바람직하게 폴리실리콘막(30)을 증착하고, 상기 폴리실리콘막(30) 및 서로 다른 두께의 게이트산화막들(29a, 29b, 29c)을 패터닝하여 게이트 전극들(31)을 형성한다. 그런다음, 상기 결과물에 LDD 이온주입을 수행하여 상기 게이트 전극(31) 양측의 기판 표면에 LDD 영역(32)을 형성한다.Referring to FIG. 2E, a gate conductive film, preferably a polysilicon film 30, is deposited on the resultant in-situ without a time delay and has a thickness of 2,000 to 2,500 kPa. The gate electrode 31 is formed by patterning the film 30 and the gate oxide films 29a, 29b, and 29c having different thicknesses. Then, LDD ion implantation is performed on the resultant to form the LDD region 32 on the substrate surface on both sides of the gate electrode 31.
도 2f를 참조하면, 절연막의 증착 및 이에 대한 블랭킷 식각을 차례로 수행하여 상기 게이트 전극(31)의 양측벽에 스페이서(33)를 형성한다. 그런다음, 고농도 이온주입을 통해 상기 스페이서(33)를 포함한 게이트 전극(31) 양측의 기판 표면에 소오스/드레인 영역(34)을 형성하고, 이어서, 공지의 공정에 따라 게이트 전극(31)의 표면 및 소오스/드레인 영역(34) 표면에 자기정렬적으로 실리사이드(35)를 형성함으로써 소자 별로 상이한 두께의 게이트 산화막을 갖는 CMOS 소자들의 형성을 완성한다.Referring to FIG. 2F, a spacer 33 is formed on both sidewalls of the gate electrode 31 by sequentially depositing an insulating film and blanket etching thereof. Then, source / drain regions 34 are formed on the surface of the substrate on both sides of the gate electrode 31 including the spacers 33 by high concentration ion implantation, and then, the surface of the gate electrode 31 according to a known process. And forming silicide 35 on the surface of the source / drain region 34 in a self-aligned manner to complete formation of CMOS devices having gate oxide films having different thicknesses for each device.
상기와 같은 본 발명에 따르면, 삼중 게이트 산화막은 종래와는 달리 NO 어닐링과 질소 이온주입+습식-산화+NO 어닐링을 통해 한 번에 동시에 형성하기 때문에 각 게이트 산화막의 써멀 버짓을 현저하게 줄일 수 있다.According to the present invention as described above, since the triple gate oxide film is formed at the same time through the NO annealing and nitrogen ion implantation + wet-oxidation + NO annealing at the same time, the thermal budget of each gate oxide film can be significantly reduced. .
또한, 삼중 게이트 산화막을 형성함에 있어서, 종래와 비교해서 공정 단계를 줄일 수 있으므로, 제조 공정을 단순화시킬 수 있다.In addition, in forming the triple gate oxide film, since the process step can be reduced as compared with the conventional one, the manufacturing process can be simplified.
이상에서와 같이, 본 발명은 서로 다른 두께를 갖는 삼중 게이트 산화막을한 번에 형성하므로 각 게이트 산화막의 써멀 버짓을 현저히 줄일 수 있으며, 이에 따라, 상기 써멀 버짓의 억제를 통해 게이트 산화막의 성질, 열적 안정성 및 GOI 특성을 향상시킬 수 있음은 물론 보론 침투 방지 및 소자 동작시의 핫 케리어 발생과 문턱전압의 변동을 방지할 수 있어서 고성능 소자를 구현할 수 있다.As described above, according to the present invention, since the triple gate oxide films having different thicknesses are formed at one time, the thermal budget of each gate oxide film can be significantly reduced, and accordingly, the properties and thermal properties of the gate oxide film can be reduced by suppressing the thermal budget. In addition to improving stability and GOI characteristics, high-performance devices can be realized by preventing boron penetration and preventing hot carrier generation and threshold voltage fluctuations during device operation.
또한, 본 발명은 삼중 게이트 산화막의 제조 공정 단계를 줄일 수 있으므로 제조 공정의 단순화를 통해 제조 비용 및 시간을 단축시킬 수 있고, 그래서, 공정 안정화 및 공정 마진을 확보할 수 있다.In addition, the present invention can reduce the manufacturing process step of the triple gate oxide film, it is possible to shorten the manufacturing cost and time through the simplification of the manufacturing process, thereby securing the process stabilization and process margin.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
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