KR100533375B1 - Dual Gate Electrode Formation Method_ - Google Patents

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Abstract

본 발명은 듀얼 게이트전극 ( dual gate electrode ) 형성방법에 관한 것으로, 소자분리막, 피웰 및 엔웰이 형성된 반도체기판 상부에 완충산화막을 형성하고 제1게이트전극 마스크 및 제2게이트전극 마스크를 이용한 식각공정으로 제1,2게이트전극이 형성될 부분의 상기 완충산화막을 식각하고 노출된 반도체기판에 서로 다른 두께의 제1,2게이트절연막을 형성한 다음, 상기 완충산화막 높이로 제1,2게이트전극용 도전체를 형성한 다음, 상기 완충산화막을 제거함으로써 균일한 저항과 불순물 농도를 가지며 트랜지스터의 문턱전압 조절이 용이하도록하는 매우 유용하고 효과적인 발명이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a dual gate electrode, wherein a buffer oxide film is formed on a semiconductor substrate on which a device isolation film, a pwell, and an enwell are formed, and an etching process using a first gate electrode mask and a second gate electrode mask. Etching the buffer oxide film in a portion where the first and second gate electrodes are to be formed, forming first and second gate insulating films having different thicknesses on the exposed semiconductor substrate, and then conducting the conductive material for the first and second gate electrodes at the height of the buffer oxide film. After forming the sieve, the buffer oxide film is removed, which is a very useful and effective invention having uniform resistance and impurity concentration and facilitating threshold voltage regulation of the transistor.

Description

듀얼 게이트전극 형성방법Dual gate electrode formation method

본 발명은 듀얼 게이트전극에 관한 것으로, 특히 게이트전극이 형성되는 부분외의 반도체기판을 노출시키지 않고 게이트전극을 형성함으로써 소자의 특성 저하를 방지할 수 있도록 하는 듀얼 게이트 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dual gate electrode, and more particularly, to a dual gate forming method capable of preventing deterioration of device characteristics by forming a gate electrode without exposing a semiconductor substrate other than a portion where the gate electrode is formed.

종래의 듀얼 게이트전극 형성공정은, 듀얼 게이트전극의 하부에 형성되는 얇은 게이트산화막과 두꺼운 게이트산화막을 형성하고 그 상부에 게이트전극을 형성하여 특성이 다른 두 개의 트랜지스터를 형성하는 것이다. In the conventional dual gate electrode forming process, a thin gate oxide film and a thick gate oxide film formed under the dual gate electrode are formed, and a gate electrode is formed thereon to form two transistors having different characteristics.

도면으로 도시하지 않았으나 이를 설명하면 다음과 같다. Although not illustrated in the drawings, this will be described below.

먼저, 반도체기판에 활성영역을 정의하는 소자분리막을 형성하고 웰 마스크를 이용한 임플란트 공정으로 피웰과 엔웰을 형성하고, 상기 전체표면상부에 게이트산화막을 형성한다. First, a device isolation film defining an active region is formed on a semiconductor substrate, a pewell and an enwell are formed by an implant process using a well mask, and a gate oxide film is formed on the entire surface.

그 다음, 전체표면상부에 게이트전극용 도전체를 형성하되, 언도프드 폴리실리콘으로 형성한다. Then, a gate electrode conductor is formed over the entire surface, but is made of undoped polysilicon.

그리고, 엔웰마스크(N-Well Mask)와 피웰마스크(P-Well Mask)를 이용하여 엔형과 피형의 불순물을 상기 언도프드 폴리실리콘에 임플란트(Implant)함으로써 도프드 폴리실리콘을 형성한다. Then, the doped polysilicon is formed by implanting impurities of the N-type and the shape-type implants into the undoped polysilicon using an N-Well Mask and a P-Well Mask.

후속공정으로 상기 게이트전극용 도전체인 도프드 폴리실리콘을 패터닝하여 제1게이트전극과 제2게이트전극의 듀얼 게이트전극을 형성한다. In a subsequent process, the doped polysilicon, which is a conductor for the gate electrode, is patterned to form dual gate electrodes of the first gate electrode and the second gate electrode.

상기한 바와같이 종래기술에 따른 듀얼 게이트전극 형성방법은, 게이트전극용 도전체가 임플란트를 통하여 형성되므로 게이트산화막을 통하여 반도체기판으로 불순물이 침투하고 이로 인하여 기판 표면의 불순물 농도가 일정하지 않아 문턱전압 특성을 저하시키며 그로인한 소자의 오동작이 유발된다. 또한, 게이트전극 내의 불순물 농도를 균일하게 할 수 없어 게이트 바이어스에 따라 게이트가 공핍되므로 트랜지스터의 문턱전압을 조절하기가 어렵다. 그리고, 제1게이트전극과 제2게이트전극의 게이트산화막 두께가 같아 문턱전압을 조절하기가 어려운 문제점을 지니고 있었다. As described above, in the method of forming a dual gate electrode according to the related art, since a conductor for a gate electrode is formed through an implant, impurities penetrate into the semiconductor substrate through the gate oxide film, and thus, the impurity concentration on the surface of the substrate is not constant, which causes threshold voltage characteristics. This results in lowering of the circuit board and causes malfunction of the device. In addition, since the impurity concentration in the gate electrode cannot be made uniform, the gate is depleted according to the gate bias, so that it is difficult to adjust the threshold voltage of the transistor. In addition, the thickness of the gate oxide film of the first gate electrode and the second gate electrode is the same, it is difficult to control the threshold voltage.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극이 형성되는 부분이 노출되는 완충산화막을 이용하여 임플란트공정없이 게이트전극을 형성하여 기판 표면으로의 불순물 확산을 방지하고, 도핑된 게이트전극용 도전체를 이용하여 균일한 저항과 불순물 농도를 얻을 수 있고 문턱전압 조절이 용이한 듀얼 게이트전극 형성방법을 제공하는데 그 목적이 있다. In order to solve the problems of the related art, the gate electrode is formed without an implant process by using a buffer oxide film exposing a portion where the gate electrode is formed, thereby preventing diffusion of impurities onto the substrate surface, and the doped gate electrode. It is an object of the present invention to provide a dual gate electrode forming method capable of obtaining a uniform resistance and an impurity concentration by using the conductive conductor and easily adjusting the threshold voltage.

이상의 목적을 달성하기 위해 본 발명의 일실시예에 따른 듀얼 게이트전극 형성방법은, 소자분리막, 피웰 및 엔웰이 형성된 반도체기판 상부에 완충산화막을 형성하는 공정과, 상기 피웰 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 식각공정으로 상기 완충산화막을 식각하여 상기 피웰을 노출시키는 공정과, 상기 노출된 피웰 상부에 제1게이트산화막과 제1게이트전극용 도전체를 형성하는 공정과, 상기 완충산화막을 식각장벽으로 하여 평탄화식각 하는 공정과, 상기 엔웰 상부의 제2게이트전극 형성영역을 노출시키는 제2게이트전극마스크를 이용한 식각공정으로 상기 완충산화막을 식각하여 상기 엔웰을 노출시키는 공정과, 상기 노출된 엔웰 상부에 제2게이트산화막과 제2게이트전극용 도전체를 형성하는 공정과, 상기 완충산화막을 식각장벽으로 하여 상기 제2게이트전극용 도전체를 평탄화식각하고 상기 완충산화막을 제거함으로써 피웰과 엔웰 상부에 제1게이트전극과 제2게이트전극을 형성하는 공정을 포함하는 방법을 제공함으로써 달성된다.In order to achieve the above object, a dual gate electrode forming method according to an exemplary embodiment of the present invention includes forming a buffer oxide film on an upper portion of a semiconductor substrate on which a device isolation film, a pewell and an enwell are formed, and forming a first gate electrode on the top of the pewell. Etching the buffer oxide film to expose the pewells by an etching process using a first gate electrode mask to form a process; forming a first gate oxide film and a conductor for the first gate electrode on the exposed pewells; And etching the buffer oxide film by etching the buffer oxide film using a planarization etching process using the buffer oxide film as an etch barrier, and an etching process using a second gate electrode mask exposing the second gate electrode formation region on the top of the enwell. Forming a second gate oxide layer and a conductor for a second gate electrode on the exposed enwell; Providing a method of forming a first gate electrode and a second gate electrode on top of the pewell and the enwell by etching the conductor for the second gate electrode and removing the buffer oxide film by using the oxidized barrier as an etch barrier. Is achieved.

그리고, 이상의 목적을 달성하기 위해 본 발명의 다른 실시예에 따른 듀얼 게이트전극 형성방법은, 소자분리막, 피웰 및 엔웰이 형성된 반도체기판 상부에 완충산화막을 형성하는 공정과, 상기 피웰 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 식각공정으로 상기 완충산화막을 식각하여 상기 피웰을 노출시키는 공정과, 상기 노출된 피웰 상부에 제1게이트산화막과 게1게이트전극용 도전체를 형성하는 공정과, 상기 엔웰 상부의 제2게이트전극 형성영역을 노출시키는 제2게이트전극마스크를 이용한 식각공정으로 상기 제1게이트전극용 도전체와 완충산화막을 식각하여 상기 엔웰을 노출시키는 공정과, 상기 노출된 엔웰 상부에 제2게이트산화막과 제2게이트전극용 도전체를 형성하는 공정과, 상기 완충산화막을 식각장벽으로 하여 상기 제2게이트전극용 도전체와 제1게이트전극용 도전체를 평탄화식각하고 상기 완충산화막을 제거함으로써 피웰과 엔웰 상부에 제1게이트전극과 제2게이트전극을 형성하는 공정을 포함하는 방법을 제공함으로써 달성된다. In addition, the dual gate electrode forming method according to another embodiment of the present invention to achieve the above object, the process of forming a buffer oxide film on the semiconductor substrate on which the device isolation film, the pewell and the enwell is formed, the first gate on the top of the pewell Etching the buffer oxide film by etching the buffer oxide film to form an electrode, and forming the first gate oxide film and the conductor for the first gate electrode on the exposed pewell; And etching the first gate electrode conductor and the buffer oxide layer by etching using a second gate electrode mask exposing the second gate electrode forming region on the upper part of the enwell, and exposing the enwell. Forming a second gate oxide film and a conductor for the second gate electrode on the top of the enwell; and using the buffer oxide film as an etching barrier. Forming a first gate electrode and a second gate electrode on the Pwell and the Enwell by planarizing the second gate electrode and the first gate electrode, and removing the buffer oxide film. By providing.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1h 는 본 발명의 일실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도이다. 1A to 1H are cross-sectional views illustrating a method of forming a dual gate electrode according to an exemplary embodiment of the present invention.

먼저, 반도체기판에 소자분리막(15), 피웰(11) 및 엔웰(13)을 형성하고, 전체표면상부에 완충산화막(17)을 형성한다. (도 1a, 도 1b)First, the device isolation film 15, the pewell 11, and the enwell 13 are formed on a semiconductor substrate, and the buffer oxide film 17 is formed on the entire surface. (FIG. 1A, FIG. 1B)

그리고, 상기 완충산화막(17) 상부에 제1감광막패턴(21)을 형성한다. 이때, 상기 제1감광막패턴(21)은 피웰(11) 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴(27)은 네가티브형 감광막을 이용하여 형성한 것이다. The first photoresist layer pattern 21 is formed on the buffer oxide layer 17. In this case, the first photoresist layer pattern 21 is formed by an exposure and development process using a first gate electrode mask for forming a first gate electrode on the pewell 11. Here, the second photosensitive film pattern 27 is formed using a negative photosensitive film.

그리고, 상기 제1감광막패턴(21)을 마스크로하여 상기 완충산화막(17)을 식각하여 상기 피웰(11)이 형성된 반도체기판 표면을 노출시킨다. The buffer oxide layer 17 is etched using the first photoresist pattern 21 as a mask to expose a surface of the semiconductor substrate on which the pewell 11 is formed.

그리고, 상기 제1감광막패턴(21)을 제거하고, 상기 반도체기판 표면에 제1게이트산화막(23)을 형성한다. 그리고, 전체표면상부에 제1게이트전극용 도전체(25)를 형성하되, 엔형 도프드 폴리실리콘으로 형성한다. (도 1c, 도 1d)The first photoresist layer pattern 21 is removed to form a first gate oxide layer 23 on the surface of the semiconductor substrate. Then, the first gate electrode conductor 25 is formed on the entire surface, and is formed of N-type doped polysilicon. (FIG. 1C, FIG. 1D)

그 다음, 상기 제1게이트전극용 도전체(25)를 평탄화식각하여 상기 완충산화막(17)을 노출되도록 하여 제1게이트전극(33)을 형성한다.The first gate electrode conductor 25 is then planarized and etched to expose the buffer oxide film 17 to form the first gate electrode 33.

그리고, 상기 완충산화막(17) 상부에 제2감광막패턴(27)을 형성한다. 이때, 상기 제2감광막패턴(27)은 엔웰(13) 상부에 제2게이트전극을 형성하기 위한 제2게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴(27)은 네가티브형 감광막을 이용하여 형성한 것이다. (도 1e)In addition, a second photoresist layer pattern 27 is formed on the buffer oxide layer 17. In this case, the second photoresist layer pattern 27 is formed by an exposure and development process using a second gate electrode mask for forming a second gate electrode on the N well 13. Here, the second photosensitive film pattern 27 is formed using a negative photosensitive film. (FIG. 1E)

그리고, 상기 제2감광막패턴(27)을 마스크로하여 상기 완충산화막(17)을 식각함으로써 상기 반도체기판의 엔웰(13)을 노출시킨다. Then, the buffer oxide layer 17 is etched using the second photoresist layer pattern 27 as a mask to expose the enwell 13 of the semiconductor substrate.

그리고, 상기 제2감광막패턴(27)을 제거하고 상기 반도체기판 표면에 제2게이트산화막(29)을 형성한다. 이때, 상기 제2게이트산화막(29)은 상기 제1게이트산화막(23)과 다른 두께로 형성하며, 이와 함께 상기 제1게이트전극 상부에 완충게이트산화막(28)이 형성된다.The second photoresist layer pattern 27 is removed to form a second gate oxide layer 29 on the surface of the semiconductor substrate. In this case, the second gate oxide layer 29 may have a thickness different from that of the first gate oxide layer 23, and a buffer gate oxide layer 28 may be formed on the first gate electrode.

그리고, 상기 제2게이트산화막(29) 상부를 포함한 전체표면상부에 제2게이트전극용 도전체(31)를 형성한다. (도 1f)A second gate electrode conductor 31 is formed on the entire surface including the second gate oxide layer 29. (FIG. 1F)

그리고, 상기 완충산화막(17)이 노출되도록 상기 제2게이트전극용 도전체(31)을 평탄화 식각한다. Then, the second gate electrode conductor 31 is planarized and etched to expose the buffer oxide film 17.

그리고, 상기 완충산화막(17)을 제거함으로써 피웰(11) 상부의 제1게이트전극(33)과 엔웰 상부의 제2게이트전극(35)을 형성한다. (도 1g, 도 1h)The first gate electrode 33 on the pewell 11 and the second gate electrode 35 on the enwell are formed by removing the buffer oxide film 17. (FIG. 1G, FIG. 1H)

도 2a 내지 도 2d 는 본 발명의 다른 실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도이다. 2A to 2D are cross-sectional views illustrating a method of forming a dual gate electrode according to another exemplary embodiment of the present invention.

먼저, 반도체기판에 소자분리막(45), 피웰(41) 및 엔웰(43)을 형성하고, 전체표면상부에 완충산화막(47)을 형성한다. First, the device isolation film 45, the pewell 41 and the enwell 43 are formed on the semiconductor substrate, and the buffer oxide film 47 is formed over the entire surface.

그리고, 상기 완충산화막(47) 상부에 제1감광막패턴(도시안됨)을 형성한다. 이때, 상기 제1감광막패턴은 피웰(41) 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴은 네거티브형 감광막을 이용하여 형성한 것이다. A first photoresist layer pattern (not shown) is formed on the buffer oxide layer 47. In this case, the first photoresist pattern is formed by an exposure and development process using a first gate electrode mask for forming a first gate electrode on the pewell 41. Here, the second photosensitive film pattern is formed using a negative photosensitive film.

그리고, 상기 제1감광막패턴을 마스크로 하여 상기 완충산화막(47)을 식각하여 상기 피웰(41)이 형성된 반도체기판 표면을 노출시킨다. The buffer oxide film 47 is etched using the first photoresist pattern as a mask to expose a surface of the semiconductor substrate on which the pewell 41 is formed.

그리고, 상기 제1감광막패턴을 제거하고, 상기 완충산화막(47) 측벽에 제1절연막 스페이서(49)를 형성한다. (도 2a)The first photoresist layer pattern is removed, and a first insulating layer spacer 49 is formed on sidewalls of the buffer oxide layer 47. (FIG. 2A)

그리고, 상기 반도체기판 표면에 제1게이트산화막(51)을 형성하고, 전체표면상부에 제1게이트전극용 도전체(53)를 형성하되, 엔형 도프드 폴리실리콘으로 형성한다. (도 2b)The first gate oxide film 51 is formed on the surface of the semiconductor substrate, and the first gate electrode conductor 53 is formed on the entire surface of the semiconductor substrate, and is formed of n-doped polysilicon. (FIG. 2B)

그 다음, 상기 완충산화막(47)을 노출될때까지 상기 제1게이트전극용 도전체(53)를 평탄화 식각하여 제1게이트전극(61)을 형성한다. Thereafter, the first gate electrode conductor 53 is planarized and etched until the buffer oxide film 47 is exposed to form the first gate electrode 61.

그리고, 상기 완충산화막(47) 상부에 제2감광막패턴(도시안됨)을 형성한다. 이때, 상기 제2감광막패턴은 엔웰(43) 상부에 제2게이트전극을 형성하기 위한 제2게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴은 네가티브형 감광막을 이용하여 형성한 것이다. A second photoresist layer pattern (not shown) is formed on the buffer oxide layer 47. In this case, the second photoresist pattern is formed by an exposure and development process using a second gate electrode mask for forming a second gate electrode on the N well 43. Here, the second photosensitive film pattern is formed using a negative photosensitive film.

그리고, 상기 제2감광막패턴을 마스크로 하여 상기 완충산화막(47)을 식각함으로써 상기 반도체기판의 엔웰(43)을 노출시킨다. The buffer oxide film 47 is etched using the second photoresist pattern as a mask to expose the enwell 43 of the semiconductor substrate.

그리고, 상기 제2감광막패턴을 제거하고 상기 엔웰(57) 상부의 완충산화막(47) 식각 측벽에 제2절연막 스페이서(57)를 형성한다. In addition, the second photoresist layer pattern is removed, and a second insulating layer spacer 57 is formed on the sidewalls of the buffer oxide layer 47 on the enwell 57.

그 다음에, 상기 반도체기판 표면에 제2게이트산화막(55)을 형성한다. 이때, 상기 제2게이트산화막(55)은 상기 제1게이트산화막(51)과 다른 두께로 형성하되, 도전체(43,53) 상부에만 선택적으로 형성함으로써 상기 제1게이트전극용 도전체(53) 상부에 완충게이트산화막(52)이 형성된다.Next, a second gate oxide film 55 is formed on the surface of the semiconductor substrate. In this case, the second gate oxide film 55 is formed to have a thickness different from that of the first gate oxide film 51, and is selectively formed only on the conductors 43 and 53 so that the first gate electrode conductor 53 is formed. A buffer gate oxide film 52 is formed on the top.

그리고, 상기 제2게이트산화막(55) 상부를 포함한 전체표면상부에 제2게이트전극용 도전체(59)를 형성한다. (도 2c)The second gate electrode conductor 59 is formed on the entire surface including the second gate oxide film 55. (FIG. 2C)

그리고, 상기 완충산화막(47)이 노출되도록 상기 제2게이트전극용 도전체(59)을 평탄화 식각한다. Then, the second gate electrode conductor 59 is flattened and etched to expose the buffer oxide film 47.

그리고, 상기 완충산화막(47)을 제거함으로써 피웰(41) 상부의 제1게이트전극(61)과 엔웰 상부의 제2게이트전극(63)을 형성한다. (도 2d)By removing the buffer oxide film 47, the first gate electrode 61 on the Pwell 41 and the second gate electrode 63 on the Enwell are formed. (FIG. 2D)

도 3a 내지 도 3d 는 본 발명의 또 다른 실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도이다. 3A to 3D are cross-sectional views illustrating a method of forming a dual gate electrode according to still another embodiment of the present invention.

먼저, 반도체기판에 소자분리막(75), 피웰(71) 및 엔웰(73)을 형성하고, 전체표면상부에 완충산화막(77)을 형성한다. First, the device isolation film 75, the pewell 71 and the enwell 73 are formed on the semiconductor substrate, and the buffer oxide film 77 is formed over the entire surface.

그리고, 상기 완충산화막(77) 상부에 제1감광막패턴(도시안됨)을 형성한다. 이때, 상기 제1감광막패턴은 피웰(71) 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴은 네가티브형 감광막을 이용하여 형성한 것이다. (도 3a)In addition, a first photoresist layer pattern (not shown) is formed on the buffer oxide layer 77. In this case, the first photoresist layer pattern is formed by an exposure and development process using a first gate electrode mask for forming a first gate electrode on the pewell 71. Here, the second photosensitive film pattern is formed using a negative photosensitive film. (FIG. 3A)

그리고, 상기 제1감광막패턴을 마스크로하여 상기 완충산화막(77)을 식각하여 상기 피웰(71)이 형성된 반도체기판 표면을 노출시킨다. The buffer oxide film 77 is etched using the first photoresist pattern as a mask to expose a surface of the semiconductor substrate on which the pewell 71 is formed.

그리고, 상기 제1감광막패턴을 제거하고, 상기 반도체기판의 피웰(71) 표면에 제1게이트산화막(79)을 형성하고, 전체표면상부에 제1게이트전극용 도전체(81)를 형성하되, 엔형 도프드 폴리실리콘으로 형성한다. Then, the first photoresist pattern is removed, a first gate oxide film 79 is formed on the surface of the pewell 71 of the semiconductor substrate, and the first gate electrode conductor 81 is formed on the entire surface of the semiconductor substrate. It is formed of N-type doped polysilicon.

그리고, 상기 제1게이트전극용 도전체(81) 상부에 제2감광막패턴(83)을 형성한다. 이때, 상기 제2감광막패턴(83)은 엔웰(73) 상부에 제2게이트전극을 형성하기 위한 제2게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴(73)은 네가티브형 감광막을 이용하여 형성한 것이다. In addition, a second photoresist layer pattern 83 is formed on the first gate electrode conductor 81. In this case, the second photoresist layer pattern 83 is formed by an exposure and development process using a second gate electrode mask for forming a second gate electrode on the N well 73. Here, the second photosensitive film pattern 73 is formed using a negative photosensitive film.

그리고, 상기 제2감광막패턴(83)을 마스크로하여 상기 제1게이트전극용 도전체(81)과 완충산화막(77)을 식각함으로써 상기 반도체기판의 엔웰(73) 표면을 노출시킨다. The surface of the enwell 73 of the semiconductor substrate is exposed by etching the first gate electrode conductor 81 and the buffer oxide film 77 using the second photoresist pattern 83 as a mask.

그리고, 상기 제2감광막패턴(83)을 제거하고 상기 반도체기판 표면에 제2게이트산화막(85)을 형성한다. 이때, 상기 제2게이트산화막(85)은 상기 제1게이트산화막(79)과 다른 두께로 형성한다. In addition, the second photoresist layer pattern 83 is removed to form a second gate oxide layer 85 on the surface of the semiconductor substrate. In this case, the second gate oxide film 85 is formed to have a thickness different from that of the first gate oxide film 79.

그리고, 상기 제2게이트산화막(85) 상부를 포함한 전체표면상부에 제2게이트전극용 도전체(87)를 형성한다. (도 3b)The second gate electrode conductor 87 is formed on the entire surface including the second gate oxide layer 85. (FIG. 3B)

그리고, 상기 완충산화막(77)이 노출될때까지 상기 제2게이트전극용 도전체(87)와 제1게이트전극용 도전체(81)을 평탄화 식각한다. (도 3c)The second gate electrode conductor 87 and the first gate electrode conductor 81 are planarized and etched until the buffer oxide film 77 is exposed. (FIG. 3C)

그리고, 상기 완충산화막(77)을 제거함으로써 피웰(71) 상부의 제1게이트전극(89)과 엔웰 상부의 제2게이트전극(91)을 형성한다. (도 3d)By removing the buffer oxide film 77, the first gate electrode 89 on the pewell 71 and the second gate electrode 91 on the enwell are formed. (FIG. 3D)

이상에서 설명한 바와같이 본 발명에 따른 듀얼 게이트전극 형성방법은, 별도의 임플란트 공정없이 게이트전극을 형성하여 균일한 저항과 불순물 농도를 가질 수 있으며 게이트산화막의 두께를 다르게 형성할 수 있어 문턱전압을 용이하게 조절할 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 매우 유용하고 효과적인 발명이다. As described above, the dual gate electrode forming method according to the present invention may form a gate electrode without a separate implant process, and may have a uniform resistance and impurity concentration. It is a very useful and effective invention that can be adjusted to improve the characteristics and reliability of the semiconductor device accordingly.

도 1a 내지 도 1h 는 본 발명의 제1실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도.1A to 1H are cross-sectional views illustrating a method of forming a dual gate electrode according to a first embodiment of the present invention.

도 2a 내지 도 2d 는 본 발명의 제2실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도.2A to 2D are cross-sectional views illustrating a method of forming a dual gate electrode according to a second embodiment of the present invention.

도 3a 내지 도 3d 는 본 발명의 제3실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도.3A to 3D are cross-sectional views illustrating a method of forming a dual gate electrode according to a third embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11,41,71 : 피웰 13,43,73 : 엔웰11,41,71: Pewell 13,43,73: Enwell

15,45,75 : 소자분리막 17,47,77 : 완충산화막15,45,75: device isolation layer 17,47,77: buffer oxide film

21,83 : 제1감광막패턴 23,51,79 : 제1게이트산화막21,83: first photoresist pattern 23,51,79: first gate oxide film

25,53,81 : 제1게이트전극용 도전체27 : 제2감광막패턴25, 53, 81: conductor for first gate electrode 27: second photoresist pattern

28,52 : 완충 게이트산화막 29,55,85 : 제2게이트산화막28,52 buffer gate oxide film 29,55,85 second gate oxide film

31,59,87 : 제2게이트전극용 도전체33,61,89 : 제1게이트전극31,59,87 conductor for second gate electrode 33,61,89 first gate electrode

35,63,91 : 제2게이트전극 49 : 제1절연막 스페이서35, 63, 91: second gate electrode 49: first insulating film spacer

57 : 제2절연막 스페이서57: second insulating film spacer

Claims (3)

소자분리막, 피웰 및 엔웰이 형성된 반도체기판 상부에 완충산화막을 형성하는 공정과,Forming a buffer oxide film on the semiconductor substrate on which the device isolation film, the pewell and the enwell are formed; 상기 피웰 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 식각공정으로 상기 완충산화막을 식각하여 상기 피웰을 노출시키는 공정과,Etching the buffer oxide film by an etching process using a first gate electrode mask for forming a first gate electrode on the pewell to expose the pewell; 상기 노출된 피웰 상부에 제1게이트산화막과 제1게이트전극용 도전체를 형성하는 공정과,Forming a first gate oxide layer and a conductor for a first gate electrode on the exposed pewell; 상기 완충산화막을 식각장벽으로 하여 평탄화식각하는 공정과,Planar etching using the buffer oxide film as an etch barrier; 상기 엔웰 상부의 제2게이트전극 형성영역을 노출시키는 제2게이트전극마스크를 이용한 식각공정으로 상기 완충산화막을 식각하여 상기 엔웰을 노출시키는 공정과,Exposing the enwell by etching the buffer oxide film by an etching process using a second gate electrode mask exposing a second gate electrode forming region on the enwell; 상기 노출된 엔웰 상부에 제2게이트산화막과 제2게이트전극용 도전체를 형성하는 공정과,Forming a second gate oxide layer and a conductor for a second gate electrode on the exposed enwell; 상기 완충산화막을 식각장벽으로 하여 상기 제2게이트전극용 도전체를 평탄화식각하고 상기 완충산화막을 제거함으로써 피웰과 엔웰 상부에 제1게이트전극과 제2게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 듀얼 게이트전극 형성방법.And forming a first gate electrode and a second gate electrode on the pewell and the enwell by removing the buffer oxide film by planarizing the second gate electrode conductor and removing the buffer oxide film using the buffer oxide film as an etch barrier. Dual gate electrode forming method. 제 1 항에 있어서, 상기 제2게이트산화막 형성공정시 상기 제1게이트전극용 도전체 상부에 산화막이 형성되는 것을 특징으로 하는 듀얼 게이트전극 형성방법.The method of claim 1, wherein an oxide film is formed on the first gate electrode conductor during the second gate oxide film forming process. 제 1 항에 있어서, 상기 제1,2게이트전극용 도전체는 각각 엔형과 피형의 불순물이 도핑된 도전체로 형성되는 것을 특징으로 하는 듀얼 게이트전극 형성방법.The method of claim 1, wherein the first and second gate electrode conductors are formed of a conductor doped with an N-type and a dopant, respectively.
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